基于FPGA实现的深空通信中Turbo码编译码器

研究了信道纠错编码Turbo码,并提出了利用FPGA实现Turbo码编译码的方法$编码采用了顺序输入, 并行编码,顺序输出。译码选用Max-Log-MAP算法,针对该算法采用查表法实现交织,以提高交织速度,译码器 内部采用并行级联调用,以减小译码延时。通过计算机模拟仿真表明,所设计实现的Turbo码具有良好的性能和 实用价值。 关键词#深空通信%+,-./码%456$7/8$431算法%0123     

基于FPGA实现的深空通信中Turbo码编译码器

研究了信道纠错编码Turbo码，并提出了利用FPGA实现Turbo码编译码的方法。编码采用了顺序输入，并行编码，顺序输出。译码选用Max-Log-MAP算法，针对该算法采用查表法实现交织，以提高交织速度，译码器内部采用并行级联调用，以减小译码延时。通过计算机模拟仿真表明。所设计实现的Turbo码其有良好的性能和实用价值。     

基于分组码的面向分组的Turbo码

讨论了基于分组码的面向分组的Turbo码的编译码技术,包括编码结构、交织方式和MAP译码算法,并对基于分组的Turbo码性能进行了模拟比较,探讨了不同交织方式、不同交织长度和不同子码对码性能的影响.     

二进制与非二进制Turbo码性能研究

分别介绍了二进制Turbo码和非二进制Turbo码的编码器原理和译码器原理,重点研究了影响编码器性能的因素和MAP迭代译码算法,并对非二进制Turbo码的MAP算法做了相应的修改.仿真结果表明,在不同信噪比下,非二进制Turbo码的误比特率性能比二进制Turbo码的误比特率性能好.     

LTE中Turbo码内部交织器的研究

为了实现高速并行译码,LTE Turbo码采用QPP交织器.研究了QPP交织器的最大无争用特性,该特性使得LTE Turbo码译码器设计灵活,运算复杂度较低.仿真表明,与串行译码相比,并行译码损失了少量译码性能,显著提高了译码效率;在相同条件下,由于采用QPP交织器,LTE的译码性能优于HSPA.     

基于AWGN信道下Turbo码的性能仿真及分析

给出Turbo码在AWGN信道下的仿真系统结构。仿真系统的Turbo编码器由2个相同的分量编码器通过交织器并行级联而成，编、译码器中所用的交织器为随机交织器，SISO译码算法采用Log—MAP算法，通过计算机仿真，对RSC结构、交织器长度、凿孔和循环迭代次数等主要因素进行分析。结果表明：由于Turbo码很好利用迭代译码方法以及香农信道编码定理中的随机性编码译码条件，在AWGN信道的低倍噪比条件下Turbo码能发挥良好性能。     

非对称Z信道上Turbo码的迭代译码算法及其性能

 非对称Z信道是一种传输单向出错的无记忆信道。针对这种信道,对Turbo码迭代译码的最大后验概率(MAP)译码算法进行了分析和推导,得出了相应的译码算法。在此基础上,对Turbo码性能进行了仿真,对仿真过程中的关键问题作了论述。结果表明,利用此译码算法,Turbo码在Z信道上可以获得很好的误比特率(BER)性能。     

基于SISO Cyclic-2 PML算法TPC译码器的仿真研究

Turbo乘积码(Turbo Product Codes TPC)通过将软输入软输出迭代译码引入到线形分组乘积码获得了优异的译码性能.本文对TPC软输入软输出(SISO)Cyclc-2 PML译码算法及TPC的串行迭代译码结构进行了介绍,并对基于SISO Cyclic-2 PML算法的TPC译码器进行了仿真研究.     

Turbo码SOVA译码器的系统仿真及性能分析

主要分析了3GPP标准中Turbo码采用SOVA译码器的译码性能.3GPP标准中给出了1/3Turbo码的编码结构和交织器设计方案,但未能给出译码方案.作者对帧长为4000bit的Turbo码,采用了SOVA译码器进行建模仿真.比较了SOVA译码器与MAX＿LOG＿MAP译码器译码的性能和实现复杂度.本文作者认为,从综合算法的性能、计算复杂度和时延等方面来考虑,SOVA译码器作为Turbo码的译码是一个比较好的选择.     

Turbo码译码器中信道SNR估计的自适应算法研究

基于迭代的MAP译码算法,研究了一种基于Turbo码译码的适应信道的SNR估计算法,并对其性能作了计算机仿真与分析,验证了该算法的有效性与可行性。     

一种新颖的Turbo码迭代方法

提出了一种新颖的turbo码迭代方法。这种方法通过修正译码器之间交换的外部信息 ,减少了计算误差。对成员译码器分别采用MAP ,Log_MAP以及MAX_Log_MAP算法时的turbo码的性能进行了仿真。仿真结果表明 :用MAX_Log_MAP算法译码时 ,采用这种迭代方法 ,turbo码的BER性能得到提高 ,并取得了与其他两种算法相近的译码精度。     

Design and Implementation of Single Chip WCDMA High Speed Channel Decoder

A memory and driving clock efficient design scheme to achieve WCDMA high-speed channel decoder on a single XILINX' XVC1000E FPGA chip is presented. Using a modified MAP algorithm, say parallel Sliding Window logarithmic Maximum A Posterior (PSW-log-MAP), the on-chip turbo decoder can decode an information bit by only an average of two clocks per iteration. On the other hand, a high-parallel pipeline Viterbi algorithm is adopted to realize the 256-state convolutional code decoding. The final decoder with an 8×chip-clock (30.72MHz) driving can concurrently process a data rate up to 2.5Mbps of turbo coded sequences and a data rate over 400kbps of convolutional codes. There is no extern memory needed. Test results show that the decoding performance is only 0.2～0.3dB or less lost comparing to float simulation.     

基于稀疏序列LDPC的多层码的迭代译码

提出一种稀疏二进制序列构造的LDPC码作为分量码,译码采用串行迭代的多层码方案.每次串行迭代译码逐层进行,低层向高层传递译码软信息.采用该方案分别对8PSK和16QAM调制的多层码进行串行迭代译码和并行迭代译码的性能仿真.仿真结果表明:该方案的编码复杂度较低,相比于并行迭代译码,串行迭代译码简化了译码结构,且2种迭代译码算法复杂度相同;在AWGN信道和平坦瑞利衰落信道中,串行迭代译码的误比特性能优于并行迭代译码.     

基于Log-MAP算法的Turbo码量化分析

针对AGWN信道,基于Log—MAP译码算法,系统分析与研究了软输入软输出（SISO）Turbo迭代译码过程中数据的量化与定点实现。结合数据观察与算法剖析,借助蒙特卡罗仿真给出了接收信息、外信息、信道可信度值、状态度量等数据的定点表示及量化细节,所选择的量化方案达到了译码性能与实现复杂度较好的折衷,量化后性能损失不大于0．15dB。     

基于AWGN多次迭代的Turbo码与卷积码性能比较

分析了卷积码及由其发展出的Turbo码的编码原理,给出了这2种编码方法的结构特征和最大后验概率(MAP)的译码算法;分别对卷积码和Turbo码进行仿真,得到在码长1024尽可能多的迭代次数情况下的Turbo码误码率(BER)曲线和采用维特比译码方法的卷积码误码率曲线.通过比较2种编码方法的仿真结果验证了Turbo码编码和译码系统的性能比传统的卷积码系统性能优异的结论,提出并描述了尽可能多次迭代的Turbo码对卷积码在性能上的具体优势.     

基于因子图的Turbo码译码

Turbo码和LDPC码都可以实现接近Shannon理论极限的性能，Turbo码由于成员RSC码所固有的移位寄存器特性使得其编码较为容易实现，而对于接近Shannon容量的LDPC码，则需要大量的矩阵乘法运算才能完成信息的编码，电路实现较为复杂，另一方面，采用和积算法的LDPC码的译码过程则比采用BCJR算法（及其简化形式）的Turbo译码更加容易实现，且计算复杂度更低，将Turbo编码与LDPC码的译码相结合，对Turbo采用基于其因子图表示的和积译码算法进行译码，可以在很大程度上降低Turbo码的译码复杂度，并对交织器的设计及成员码的选择有一定的指导作用，仿真结果证明了该方案的有效性。