混合信号设计工具包

Cadence设计系统公司与中芯国际公司合作,开发出一种兼容最新版Cadence Virtuoso定制设计平台的混合信号参考流程与工艺设计工具包（PDK）。该参考流程与PDK目前已经推出,面向使用混合信号芯片进行SMIC 130nm工艺设计的共同客户。这种混合信号参考流程基于SMIC的130nm混合模式、射频PDK与Cadence Virtuoso和可制造性设计技术。     

混合信号参考流程与工艺设计工具包

Cadence设计系统公司与晶圆厂中芯国际公司合作开发一种兼容最新版Cadence Virtuos定制设计平台的混合信号参考流程与工艺设计工具包（PDK）。该参考流程与PDK目前已经推出，面向使用混合信号芯片进行SMIC130nm工艺设计的共同客户。这种混合信号参考流程基于SMIC的130nm混合模式、射频PDK与Cadence Virtuoso和可制造性设计技术。     

Cadence与海思在FinFET设计领域扩大合作

Cadence日前宣布,已与海思半导体(Hi Silicon)签署合作协议,将于16nm Fin FET设计领域大幅扩增采用Cadence数字与客制/模拟流程,并于10nm和7nm工艺的设计流程上密切合作。海思半导体也广泛使用Cadence数字和客制/模拟验证解决方案,并且已经取得Cadence DDR IP与Cadence 3D-IC解决方案授权,将于晶圆中介层基底(silicon interposer substrate)上的单一封装中部     

Cadence新的定制IC设计功能加快大型复杂设计的量产化

Cadence公布了一系列新的定制IC设计功能,帮助芯片制造商加快大型复杂设计的量产化,尤其是在65nm及以下的高级节点工艺.这些经过实际生产证明对Virtuoso技术的提升,进一步强化了Cadence用于降低风险和提升生产力的同时管理几何尺寸与复杂性的全套解决方案.     

基于CPF格式的多电压芯片设计

集成电路进入SoC时代以来,功耗已经成为与面积和性能同等重要的设计目标,在无线、移动和嵌入式应用中,功耗指标已经成为最重要的因素之一.本文概述了多电压设计的概念,设计中的注意事项,以Cadence公司CPF格式定义电压转换器,采用1 30nm多电压工艺库进行了芯片设计.结果表明,芯片中采用多电压设计技术可以有效的降低芯片的动态功耗.     

宏力半导体采用Cadence Virtuoso 6.1 PDK开发系统

Cadence设计系统公司宣布,宏力半导体制造有限公司已经采用Cadence Virtuoso 6.1技术,用于开发与测试工艺设计工具包(PDK)。Cadence Virtuoso 6.1 PDK自动化系统简称为PAS,它有助于PDK的高效创建;而     

三星成功流片全球第一颗20nm工艺试验芯片

三星电子日前宣布，已经成功实现了20nm工艺试验芯片的流片，这也是迄今为止业内最先进的半导体制造工艺。三星电子此番利用了美国加州电子设计自动化企业Cadence Design Systems提供的一体化数字流程RTL—to—GDSII。     

三星成功流片全球第一颗20nm工艺试验芯片

三星电子日前宣布,已经成功实现了20nm工艺试验芯片的流片,这也是迄今为止业内最先进的半导体制造工艺。三星电子此番利用了美国加州电子设计自动化企业Cadence Design Systems提供的一体化数字流程RTL-to-GDSII。这套基于Encounter的流程和方法完全能够满足三星20 nm试验芯片从IP集成到设计验证的复杂需求,包括En-     

基于OPF格式的多电压芯片设计

集成电路进入SoC时代以来,功耗已经成为与面积和性能同等重要的设计目标,在无线、移动和嵌入式应用中,功耗指标已经成为最重要的因素之一。本文概述了多电压设计的概念,设计中的注意事项,以Cadence公司CPF格式定义电压转换器,采用130nm多电压工艺库进行了芯片设计。结果表明,芯片中采用多电压设计技术可以有效的降低芯片的动态功耗。     

Cadence联合IBM、三星和特许半导体联合推出65 nm参考流程

Cadence设计系统公司日前宣布基于65nm通用功率格式（CPF）、面向Common Platform技术的参考流程即日上市。该参考流程是Cadence与Common Platform联盟之间长期合作的最新成果。该联盟的成员企业包括IBM、特许半导体制造和三星。     

宏力半导体采用Cadence Virtuoso 6．1PDK开发系统

Cadence设计系统公司宣布,宏力半导体制造有限公司已经采用Cadence Virtuoso 6．1技术,用于开发与测试工艺设计工具包（PDK）。Cadence Virtuoso 6．1“PDK自动化系统”简称为PAS,它有助于PDK的高效创建;而“PDK测试系统”简称STEP,有助于PDK的质量保证。使用PAS和STEP,宏力半导体已经开发并验证了它的0．18微米混合信号,RFPDK,目前已经面向其全球客户推出。     

FPGA厂商采用创新工艺技术降低28nm器件功耗

在28nm节点下，传统技术在器件功耗改善方面已经达到性能极限，两家领先FPGAF商都选择了高K金属栅极创新工艺，但在具体产品线应用策略上却各有不同。     

新闻总汇

系统级芯片工艺开发合作扩疑45nm工艺；富士通和东京工业大学采用65nm技术开发256Mb FeRAM材料；Cadence组建联盟解决电子行业低功耗技术问题；Broadcom在802．11n求场上获得强劲增长；CEVA和港科院合作开发辑一代多媒体解决方案；风河公司与飞思卡尔联合推出预先集成车载设备解决方案；[编者按]     

中芯国际和Cadence共同推出用于65nm的低功耗解决方案Reference Flow 4．0

电子设计企业Cadence设计系统公司宣布推出一款全面的低功耗设计流程,面向基于中芯国际65nm工艺的设计工程师。该流程以Cadence低功耗解决方案为基础,通过使用一个单一．全面的设计平台,可以更加快速地实现尖端、低功耗半导体产品的设计。     

奔向65nm拥抱结构化ASIC Altera秉持稳中求胜

当人们纷纷揣测摩尔定律何时走到尽头时,半导体制程技术一次次突破极限,让摩尔定律的神话得以继续.时下,刚踏入90nm制程的高峰期,业界已经在开始65nm时代的倒计时.     

光源掩模协同优化的原理与应用

当半导体技术节点缩小至14 nm及以下时,光刻技术也逐渐接近了其物理极限.光源掩模协同优化(SMO)作为一种新型的分辨率增强技术,能够显著提升极限尺寸下半导体光刻的重叠工艺窗口,有效延伸当前常规光刻技术的生存周期.综述了SMO这一技术,分析了SMO的原理,介绍了该技术的发展和在半导体制造工艺中的应用,重点探讨了其在先进光刻节点研发中的应用,并对其挑战和发展趋势进行了展望,认为SMO不仅是193 nm浸润式光刻技术的重要组成部分,也将是EUV光刻中必不可少的一种技术.     

限定散射角投影电子束光刻(SCALPEL)可能成为下世纪集成电路新工艺

专家们认为,集成电路中线条宽度1997年为250nm,2003-1006年将减小到100nm,2009-2012年将减小到50nm[1].100nm的线条宽度将是紫外线光刻的极限.在此极限到达之后,需要采用其他全新的工艺.目前正在大力研究的新工艺已经有五种,其中的一种是限定散射角投影电子束光刻(Scattering with angle limitation projection electron-beam lithography,SCALPEL),它已经得到Luceut Technologies等公司的支持,并且在1997年的光刻专业会议上得到好评.电子束直接光刻已经发展了多年,其缺点主要是曝光速度过慢,可以用它制备掩膜,但难以用它进行生产.SCALPEL利用透过掩膜的明场像曝光,可以克服这一缺点.     

简讯

Cadence公司于近日在上海、北京和深圳召开了2005年巡回技术研讨会,向中国用户展示了从IC设计、制造、封装设计到PCB设计的完整解决方案。Cadence公司的亚太区总裁居龙先生指出,作为所有电子产品的基因,EDA工具正在纳米技术革命的推动下不断创新。在90nm及以下工艺时,信号完整性、亚微米光刻技术、低功耗所带来的技术上的挑战前所未有,而上市时间、复杂度管理和设计链整合又向IC设计公司提出了管理上的巨大挑战。作为行业的领导者,Cadence每年投入数亿美元进行研发,利用先进的技术、完整的平台系统和企业间的合作来应对这些挑战。为了…     

软件

混合信号参考流程与工艺设计工具包Cadence设计系统公司与晶圆厂中芯国际公司合作开发一种兼容最新版Cadence Virtuos定制设计平台的混合信号参考流程与工艺设计工具包(PDK)。该参考流程与PDK目前已经     

Cadence收购Cosmic Circuits以扩张IP业务

Cadence设计系统公司宣布协议收购CosmicCircuits公司，这是一家领先的以模拟和混合信号IP为核心的公司。CosmicCircuits提供在40nm和28nm工艺节点上经过硅验证的接口类及先进的混合信号IP解决方案，20nm和FinFET的产品正在开发中。