功率门控技术中的分簇算法和控制电路

在当前的CMOS集成电路设计中,利用功率门控技术来降低静态功耗已经成为一种趋势.功率门控技术中,对电路进行分簇的算法和用来生成门控信号的控制电路是主要的设计部分.采用基于门的最大电流进行分簇的BOIG(Based on IMAX of Gate)算法和基于时间的功率门控控制电路,对ISCAS85系列的C432电路和ISCAS89系列的S1238电路进行了功率门控,并在性能、功耗和面积等方面进行了分析.结果表明,在满足性能的要求下,功耗降低了80%以上,面积有所增加.     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

应用输入向量控制技术降低漏电功耗的快速算法

随着工艺的发展,为保证电路的性能和噪声容限必须降低阈值电压,这将导致漏电流呈指数增长,漏电功耗因而将逐渐超过动态功耗占据主导地位.CMOS的堆栈效应导致电路在不同向量下的静态功耗不同,因此在电路进入睡眠状态时使用输入向量控制技术是一种低功耗设计的有效方法,如何快速找到一个可降低电路漏电功耗的向量就成了问题的关键.介绍了一种在给定向量集合中查找低功耗向量的快速算法--基于概率传递的标记算法,并为此开发了一个事件驱动的门级组合电路仿真器.通过对ISCAS和龙芯处理器电路的实验结果表明,该算法同传统方法比较可以提高性能3.4倍,误差率仅约0.14%.     

基于堆栈效应的CMOS电路漏电流估计

随着集成电路工艺几何尺寸的日益缩小和电路系统复杂度的进一步提高，特别是SOC的发展和电池供电的移动设备的广泛应用，芯片的功耗成为一个日趋重要的问题。电路功耗的来源可以分为动态功耗和静态功耗两个部分，动态功耗主要来自功能跳变、短路电流、竞争冒险等，曾经是电路功耗的主要来源。进入深亚微米工艺后，静态功耗以近乎指数形式增长，并成为能与动态功耗相抗衡的功耗来源。研究表明，在90nm工艺下，静态功耗已经占整个电路功耗的42％以上。静态功耗不仅影响着IDDQ测试方法，而且已经成为整体功耗的重要来源。因此，静态功耗的估计及优化方面的研究就变得越来越重要。     

CMOS电路动静态功耗协同分析

文章在分析了现有功耗模型后，给出了一种动态功耗和静态功耗协同分析方法，定义了均方率（VER）和最大偏移率（MSR）两个基本参数，它们和均值与方差一起，用来描述复杂的功耗行为，给低功耗设计提供了更多有用信息。基于ISCAS85、ISCAS89和ITC99电路集的实验表明，该文提出的方法和相关参数对低功耗设计和热量耗散是非常有价值的。     

测试数据压缩和测试功耗协同优化技术

提出一种新的压缩编码——Variable-Tail对测试数据进行压缩,建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法,利用该算法不仅能提高测试压缩率,而且能降低测试时待测电路上损耗的功耗,理论分析和ISCAS85,ISCAS89电路的实验结果验证了文中编码和算法的有效性。     

用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法：理论与实践

过大的平均功耗使芯片产生较多的热量,降低芯片的可靠性及性能,严重时会损坏芯片,因此有效地对电路平均功耗做出精确的估计非常重要。由于实际电路存在时间延迟,而考虑延时的电路功耗模型计算量较大,用模拟方法求取电路平均功耗非常耗时。为了在较短的时间内对VLSI电路的平均功耗做出较为可信的估计,该文提出了一套电路功耗分析理论,并由此给出了一种用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法,ISCAS85及ISCAS89电路集的实验结果表明这种估计方法具有平均功耗估计值准确和加速明显的优点。     

CMOS电路最大功耗宏模型

参照已有的平均功耗宏模型研究成果,将电路最大功耗假设为输入向量对序列长度与跳变率的函数,并采用神经元网络拟合出该函数．ISCAS85电路集的实验结果表明,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在10％以内．     

SCANGIN:一种降低扫描测试中动态功耗的方法

通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗的目的．在ISCAS’89基准电路上进行的实验表明,该方法最多能将扫描移入阶段峰值功耗降低94．5％,平均功耗降低93．8％,而面积开销可以忽略不计．     

深亚微米CMOS电路漏电流快速模拟器

随着工艺的发展 ,功耗成为大规模集成电路设计领域中一个关键性问题 降低电源电压是减少电路动态功耗的一种十分有效的方法 ,但为了保证系统性能 ,必须相应地降低电路器件的阈值电压 ,而这样又将导致静态功耗呈指数形式增长 ,进入深亚微米工艺后 ,漏电功耗已经能和动态功耗相抗衡 ,因此 ,漏电功耗快速模拟器和低功耗低漏电技术一样变得十分紧迫 诸如HSPICE的精确模拟器可以准确估计漏电功耗 ,但仅仅适合于小规模电路 首先证实了CMOS晶体管和基本逻辑门都存在堆栈效应 ,然后提出了快速模拟器的漏电模型 ,最后通过对ISCAS85& 89基准电路的实验 ,说明了在精度许可 (误差不超过 3% )的前提下 ,模拟器获得了成百倍的加速 ,同时也解决了精确模拟器的内存爆炸问题     

Design of reversible logic based full adder in current-mode logic circuits

Demand of Very Large Scale Integration (VLSI) circuits with very high speed and low power are increased due to communication system's transmission speed increase. During computation, heat is dissipated by a traditional binary logic or logic gates. There will be one or more input and only one output in irreversible gates. Input cannot be reconstructed using those outputs. In low power VLSI, reversible logic is commonly preferred in recent days. Information is not lost in reversible gates and back computation is possible in reversible circuits with reduced power dissipation. Reversible full adder circuits are implemented in the previous work to optimize the design and speed of the circuits. Reversible logic gates like TSG, Peres, Feynman, Toffoli, Fredkin are mostly used for designing reversible circuits. However it does not produced a satisfactory result in terms of static power dissipation. In this proposed research work, reversible logic is implemented in the full adder of MOS Current-Mode Logic (MCML) to achieve high speed circuit design with reduced power consumption. In VLSI circuits, reliable performance and high speed operation is exhibited by a MCML when compared with CMOS logic family. Area and better power consumption can be produced implementing reversible logic in full adder of MCML. Minimum garbage output and constant inputs are used in reversible full adder. The experimental results shows that the proposed designed circuit achieves better performance compared with the existing reversible logic circuits such as Feynman gate based FA, Peres gate based FA, TSG based FA in terms of average power, static power dissipation, static current and area.     

马氏链在集成电路功耗估计中的应用

在介绍集成电路功耗的基础上，论述了RT-Level对电路的动态功耗进行分析的方法。这种方法应用随机过程中的马氏链对组合电路中的动态功耗进行分析，属于静态的分析方法，已知输入信号的统计特征和电路的逻辑功能就能够对组合电路的动态功耗进行分析。     

Performance linked dynamic cache tuning: A static energy reduction approach in tiled CMPs

Advancement in semiconductor technology increases power density in recent Chip Multi-Processors (CMPs) which significantly increases the leakage energy consumptions of on-chip Last Level Caches (LLCs). Performance linked dynamic tuning in LLC size is a promising option for reducing the cache leakage.This paper reduces static power consumption by dynamically shutting down or turning on cache banks based upon system performance and cache bank usage statistics. Shutting down of a cache bank remaps its future requests to another active bank, called as target bank. The proposed method is evaluated on three different implementation policies, viz (1) The system can decide to shutdown or turn-on some cache banks periodically throughout the process execution. (2) The system allows to shutdown banks initially and once the bank restarting initiates, no more shutdown is permitted further. (3) This policy resizes cache like first policy with some predefined time slices, in which cache cannot be resized.For a 4MB 4 way set associative L2 cache, experimental analysis shows 66% reduction in static energy with 29% gain in Energy Delay Product (EDP) for first strategy; for the second policy, static power is reduced by 59% with 27% savings in EDP. Finally, last policy saves 65% in static power and 30% in EDP with minimal performance penalty.     

片内二级Cache的静态功耗优化技术研究

随着集成电路制造工艺进入超深亚微米阶段,静态功耗在微处理器总功耗中所占的比例越来越大,尤其是片上二级Cache。在开发新的低漏流工艺和电路技术之外,如何在体系结构级控制和优化静态功耗成为业界研究的热点。本文提出了一种ADSR算法,在保证处理器性能不受影响的前提下,可以大幅降低二级Cache的静态功耗。     

一种用于并行电路仿真器的静态负载平衡算法

模拟电路的仿真问题可以最终归结为对线性代数方程组的求解。利用分块化方法可以降低求解过程中雅可比矩阵的维数,从而有效地降低求解时间。但是在矩阵进行划分之后,如何进行负载平衡,则是最终能否有效提高加速比的重要问题。提出了相应的静态负载平衡算法,并使用具体电路应用进行评价,试验证明该负载平衡算法对提高加速比有很好的效果。     

32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。     

基于ATPG的最大功耗估算改进算法

在大规模集成电路芯片的可靠性分析和性能评估中,功耗估算起着重要的作用,文中提出基于ＡＴＰＧ的最大功耗估算改进算法,通过对电路充放电节点分配信号翻转,使电路工作时的动态功耗最大化;研究了路径搜索空间与功耗估值的关系,减少了路径搜索的开销,加快了估算时间;同时将算法扩展到同步时序电路。     

Leakage reduction in dual mode logic through gated leakage transistors

This contribution proposes a technique for leakage power reduction in Dual Mode Logic (DML) circuits by incorporating Gated Leakage Transistor (GLT). The resulting circuits are named as GALEOR with Dual Mode Logic (GDML). Further, GDML design is extended by including a footed diode transistor, the design so obtained is referred to as GALEOR with Dual Mode Logic with footed diode (GDMLD). The analysis is done using footed type A and type B DML gates, resulting in GDML and GDMLD variants referred to as GDML-TA, GDML-TB, GDMLD-TA and GDMLD-TB. Two input NAND and NOR gates along with a full adder and a 2-bit multiplier circuit are used to investigate the proposed techniques at 90 nm and 45 nm technology nodes in both static and dynamic mode using SymicaDE tool. Analysis of leakage power reveals that its value increases with technology scaling. Average leakage power saving is 44.69%-74.11% for GDML and 67.18%-90.76% for GDMLD in static mode. Similarly, in pre-charge phase of dynamic mode, this value varies from 5.47%-28.22% for GDML and 14.55%-77.51% for GDMLD. For evaluation phase, average leakage power saving of 44.69%-74.11% for GDML and 67.18%-90.76% for GDMLD is achieved. Analysis of delay reveals that both the techniques increase delay of the design while providing significant leakage power saving.