基于混合忆阻器-CMOS逻辑的全加器电路优化设计

将一种电压阈值型压控双极性忆阻器模型与CMOS反相器进行混合设计,实现了"与"、"或"、"与非"、"或非"基本逻辑门。通过构建"异或"逻辑门新结构,提出一种基于混合忆阻器-CMOS逻辑的全加器电路优化设计方案。最后,分析忆阻器参数β,V_t,R_(on)和R_(off)对电路运算速度和输出信号衰减幅度的影响,研究了该优化设计的电路功能和特性,经验证模拟仿真结果与理论分析结果具有较好的一致性。研究结果表明:全加器优化设计结构更简单,版图面积更小,所需忆阻器数量减少22.2%,CMOS反相器数量减少50%;增大参数β值可提高运算速度,增大忆阻值比率R_(off)/R_(on)可减小逻辑输出信号衰减度。     

基于忆阻器-CMOS晶体管的逻辑电路及其应用

针对传统组合逻辑电路存在的硬件资源利用率低和功耗高等问题,提出了一种基于忆阻器和CMOS晶体管的存算一体化组合逻辑电路设计方案。利用忆阻器存算一体、结构简单、与CMOS器件兼容等特性,减少了电路元器件数量。首先利用忆阻器的非易失性和阻变特性,设计忆阻与门、或门,结合CMOS晶体管实现与非门、或非门;然后,利用器件存算一体特性,提出了4R2T结构的异或门及同或门电路;最后,基于忆阻逻辑完备集设计了乘法器电路和图像加密电路,并采用LTspice验证电路功能正确性。结果表明,相比传统电路,所设计的乘法器电路元器件数量减少了50%,具有低功耗特性;所设计的图像加密电路具有良好的加密和解密效果,提升了运算效率。     

基于忆阻器的乘法器电路设计

忆阻器作为一种非易失性的新型电路元件,在数字逻辑电路中具有良好的应用前景。目前,基于忆阻器的逻辑电路主要涉及全加器、乘法器以及异或(XOR)和同或(XNOR)门等研究,其中对于忆阻乘法器的研究仍比较少。该文采用两种不同方式来设计基于忆阻器的2位二进制乘法器电路。一种是利用改进的“异或”及“与”多功能逻辑模块,设计了一个2位二进制乘法器电路,另一种是结合新型的比例逻辑,即由一个忆阻器和一个NMOS管构成的单元门电路设计了一个2位二进制乘法器。对于所设计的两种乘法器进行了比较,并通过LTSPICS仿真进行验证。该文所设计的乘法器仅使用了2个N型金属-氧化物-半导体(NMOS)以及18个忆阻器(另一种为6个NMOS和28个忆阻器),相比于过去的忆阻乘法器,减少了大量晶体管的使用。     

基于忆阻器的异或逻辑单元的两步操作实现

针对基于忆阻器构建的高效逻辑单元,利用忆阻器的特性,为异或逻辑提出了一种两步操作的实现方法。第一步,将异或逻辑操作使用的忆阻器数目减少为4个;第二步,改进电路结构,将操作步骤降低为两步。结果表明,采用该高效实现方法后,异或逻辑单元的逻辑计算延迟和逻辑资源占用量均得到改善。逻辑资源占用数目减少了33.3%,操作步骤数目降低了70.4%,极大地提高了忆阻器的计算效率。     

一种新型忆阻状态逻辑MIN-NOT

忆阻器作为第四种基本电路元件,在实现数字逻辑方面有着广阔的前景。输入和输出都是忆阻器阻值的忆阻状态逻辑被认为是实现存内运算的一种重要手段。提出了一种依靠少数和非(MIN-NOT)逻辑的新型忆阻状态逻辑,其所有逻辑操作可以在忆阻阵列中完成,并通过在忆阻阵列中使用晶体管开关,MIN-NOT逻辑可以高效地实现并行运算,使用列和行的非运算可以在两个循环中完成数据在忆阻阵列中的复制操作。还提出了一种在忆阻阵列中实现全加器运算的方法,使用7个忆阻器在5个步骤内完成全加运算,并通过LTspice进行仿真验证。对比数据显示,相比于使用忆阻状态逻辑搭建的全加器,本设计在面积和延迟上均有较大改善,验证了MIN-NOT逻辑的高效性。     

忆阻器实现逻辑门的方法研究

在分析忆阻器特性及相关文献的基础上提出了一种只使用忆阻器元件实现基本逻辑门的电路方案,理论分析及Spice仿真实验结果证实了方案的可行性．所设计的逻辑门电路简单,实现的逻辑门无需时序操作就能工作,其在电路尺寸、集成密度、电路功耗等方面拥有很大的优势．     

基于忆阻器的模拟人工神经元电路设计

为了解决传统的人工神经元电路难以连续调整和掉电存储权值的问题,使用由忆阻器构成的人工神经突触电路,设计出一种人工神经元电路.SPICE仿真实验结果证实了设计的可行性.所设计的神经元电路,在调整、存储权值方面相比于传统的人工神经元电路具有很大优势.     

双有限域模乘和模逆算法及其硬件实现

有限域上的模乘和模逆运算是椭圆曲线密码体系的两个核心运算。该文在Blakley算法的基础上提出一种radix-4快速双有限域模乘算法,该算法采用Booth编码技术将原算法的迭代次数减少一半,并利用符号估计技术简化约减操作;在扩展Euclidean求逆算法的基础上提出一种能够同时支持双有限域运算的高效模逆算法,该算法不仅避免了大整数比较操作,而且提高了算法在每次迭代过程中的移位效率。然后针对这两种算法特点设计出一种能够同时完成双有限域上模乘和模逆操作的统一硬件结构。实现结果表明：256位的模乘和模逆统一硬件电路与同类型设计相比较,在电路面积没有增加的情况下,模乘运算速度提高68%,模逆运算的速度也提高了17.4%。     

一种基于忆阻器的可重配置逻辑电路

分析了具有阈值特性的双极性忆阻器模型的阈值电压和高低阻态开关特性,提出了一种基于该模型的可重配置逻辑电路。与基于忆阻器的蕴含逻辑门电路相比,可重配置逻辑电路具备逻辑运算的完备性,在实现“非”、“或”、“与”运算时,运算速度更快、功耗更低。仿真实验验证了电路逻辑功能的正确性,为设计运算速度更快、功耗更低的全加器和数选器等逻辑电路提供了参考。     

A scalable hybrid modular multiplication algorithm

Based on the analysis of several familiar large integer modular multiplication algorithms, this paper proposes a new Scalable Hybrid modular multiplication （SHyb） algorithm which has scalable operands, and presents an RSA algorithm model with scalable key size. Theoretical analysis shows that SHyb algorithm requires m^2n/2 ＋ 2m iterations to complete an mn-bit modular multiplication with the application of an n-bit modular addition hardware circuit. The number of the required iterations can be reduced to a half of that of the scalable Montgomery algorithm. Consequently, the application scope of the RSA cryptosystem is expanded and its operation speed is enhanced based on SHyb algorithm.     

Design and implementation of dual-field modular inversion algorithm

Modular inverse arithmetic plays an important role in elliptic curve cryptography. Based on the analysis of Montgomery modular inversion algorithm, this paper presents a new dual-field modular inversion algorithm, and a novel scalable and unified architecture for Montgomery inverse hardware in finite fields GF(p) and GF(2 ⁿ ) is proposed. Furthermore, this architecture based on the new modular inversion algorithm has been verified by modeling it in Verilog-HDL, and accomplished it under 0.18 μm CMOS technology. The result indicates that our work has better performance and flexibility than other works.     

基于G24模块的远程图像监控系统通信电路设计

针对电力系统变压器监控点分散、条件恶劣且不具备一般的网络接入条件的特殊情况,为了便于远程监控,提出并实现了基于GPRS模块的远程图像监控系统通信电路设计。G24通信模块及其外围电路为其主要硬件电路设计部分,以AT指令为其主要软件设计部分。该实际应用表明,该系统具有操作简便、通信可靠的特点,达到了设计要求。     

可重构模块化机器人平台设计

随着近几年竞赛型机器人越来越受到人们的重视,对其结构的构成研究已经成为重点研究方向。因此,本文就对可重构模块化机器人的结构进行了深入的研究,以便帮助人们能够更好地认识竞赛型机器人。     

基于STM32的模块化平衡车设计

介绍了一种基于模块化设计的两轮自平衡小车,分析了系统软硬件模块和调试过程.为了增强系统灵活性,设计了上位机和手机应用,对小车姿态数据进行实时显示、对系统参数进行实时调节.实践表明,模块化设计的自平衡小车控制稳定,调试方便,扩展灵活.     

Efficient algorithm and systolic architecture for modular division

A new efficient modular division algorithm suitable for systolic implementation and its systolic architecture is proposed in this article. With a new exit condition of while loop and a new updating method of a control variable, the new algorithm reduces the average of iteration numbers by more than 14.3% compared to the algorithm proposed by Chen, Bai and Chen. Based on the new algorithm, we design a fast systolic architecture with an optimised core computing cell. Compared to the architecture proposed by Chen, Bai and Chen, our systolic architecture has reduced the critical path delay by about 18% and the total computational time for one modular division by almost 30%, with the cost of about 1% more cells. Moreover, by the addition of a flag signal and three logic gates, the proposed systolic architecture can also perform Montgomery modular multiplication and a fast unified modular divider/multiplier is realised.     

电路可动态重组的模式化综合实验系统的研制

设计了一种基于单片机和可编程逻辑器件的模式化综合实验系统。该实验系统采用电路可动态重组的设计方案,在一套实验系统上既可同时满足"数字电路与逻辑设计"、"可编程逻辑器件与应用"、"单片机原理与应用"三门课程的教学需要,也能完成综合性设计项目。该实验系统共8个模式,预留扩展接口,且EDA核心板和单片机均可根据实际需要进行更换。综合实验系统使用方便、灵活、可升级性好。在实验教学中学生反映良好,极大地提升了教学效果。     

一种基于CSA加法器的Montgomery模幂乘硬件实现算法

提出了一种改进的Montgomery模乘和模幂算法,该算法采用5-to-2 CSA加法器来实现Montgomery模乘算法中的超长大数加法。目前使用CSA加法器的其他模乘算法在模乘结果输出时均需要用CPA加法器来处理CSA加法器的输出结果,而本文提出的算法使得模乘运算的输入输出操作数均可采用保留进位形式,避免了进行超长操作数的CPA加法这一耗时的操作,因此显著减少了模乘运算所需时钟周期,提高了数据处理的时间效率,并加快了RSA模幂运算的速度。     

面向双线性对的Fp~2-FIOS模乘算法及其实现架构研究

针对双线性对运算效率低的问题,提出了一种面向双线性对的二次扩域细集成操作数扫描(F_p~2-FIOS)模乘算法。该算法通过优化二次扩域下(AB+CD)mod P的运算过程,有效降低了模乘中的模约减次数;设计了满足不同应用需求的2种硬件架构及其调度方式以提升算法的计算效率;采用TSMC 55 nm工艺实现了双线性对运算单元。与现有文献相比,所设计的架构在一次模乘时间、时钟频率和面积时间积等性能指标上优于同类模乘设计,在整体Optimal ate对运算实现上也有一定的优势。