Cadence推出Voltus-Fi定制型电源完整性解决方案

正Cadence设计系统公司推出Cadence Voltus-Fi定制型电源完整性解决方案(Cadence Voltus-Fi Custom Power Integrity Solution),具备晶体管级的电迁移和电流电阻压降分析技术(EMIR),获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre APS(Accelerated Parallel Simulator)进行签收级别的SPICE仿真,提供业界一流的晶体管级精度,以满足在先进制程上复杂的生产工艺要求,它补充了Cadence Voltus IC电源完整性解决方案中全芯片、模块级电源签收工具,完善了公司电源签收的技术方案。     

定制型电源完整性解决方案

Cadence Voltus-Fi定制型电源完整性解决方案（Cadence Voltus-Fi Custom Power Integrity Solution）具备晶体管级的电迁移和电流电阻压降分析技术（EMIR）,获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre APS（Accelerated Parallel Simulator）进行签收级别的SPICE仿真,提供业界一流的晶体管级精度,     

Cadence推出Voltus-Fi定制型电源完整性方案

正8月5日,Cadence公司在上海隆重举办年度CDNLive使用者大会。期间,Cadence宣布推出Voltus-Fi定制型电源完整性解决方案,芯片签收与验证部门产品营销总监Jerry Zhao向行业媒体具体讲解了新产品的特点。VoltusTM-Fi定制型电源完整性解决方案具备晶体管级的电迁移和电流电阻压降分析技术(EMIR),获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案     

Cadence:Tempus时序签收加速SoC设计

为简化和加速复杂IC的开发,Cadence设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片(SoC)开发者加速时序收敛,将芯片设计快速转化为可制造的产品。目前,花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。Tempus的先进功能能够处理包     

Cadence推出TempusTM时序签收解决方案

Cadence设计系统公司今天推出TempusTM时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片（SoC）开发者加速时序收敛,将芯片设计快速转化为可制造的产品。TempusTM时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片（tapeout）,同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。     

Cadence Encounter与Virtuoso设计平台获得TSMC 20纳米Phase I认证

Cadence日前宣布针对20纳米设计、实现和验证／签收,Cadence的Encounter数字与Virtuoso定制／模拟设计平台获得了TSMC Phase I认证。TSMC认证了该20纳米设计规则手册（DRMs）的工具以及SPICE模型。早期应用者正在使用该流程与工具,同时TSMC、Cadence和设计工程师们正在继续展开密切合作。     

Cadence公布集成芯片规划与实现解决方案

Cadence公布了一个突破性的解决方案．为设计与实现工程师带来出色的可见性与芯片性能、面积、功耗、成本和上市时间等方面的可预测性．跨越所有的设计活动．包括系统级设计与IP选择到最终实现和签收。这种半导体设计的独特而自动化的方法已经通过集成Cadence InCyte Chip Estimator和Cadence Encounter Digital Implementation（EDI） System技术得以实现。     

Cadence与海思在FinFET设计领域扩大合作

Cadence日前宣布,已与海思半导体(Hi Silicon)签署合作协议,将于16nm Fin FET设计领域大幅扩增采用Cadence数字与客制/模拟流程,并于10nm和7nm工艺的设计流程上密切合作。海思半导体也广泛使用Cadence数字和客制/模拟验证解决方案,并且已经取得Cadence DDR IP与Cadence 3D-IC解决方案授权,将于晶圆中介层基底(silicon interposer substrate)上的单一封装中部     

高速PCB的电源完整性分析

随着微电子技术的不断发展,高速信号的上升沿越来越快,电源完整性已经成为高速互连系统设计中不可忽略的问题.借助Cadence公司SQPI仿真软件,对高速PCB进行电源完整性分析,可以指导并优化电源分配系统(PDS)设计,从而在设计阶段解决电源完整性问题.根据电源完整性问题的形成机理、影响因素,阐述了高速PCB电源完整性解决办法.对电源分配系统设计具有指导作用.     

利用VoltageStorm和APSI工具进行chip-package静态电源分析

目前的片上系统(SoC)设计特点是持续增大的芯片尺寸,集成更多的IP模块,多种电源电压供电,以及封装对供电电压的影响,这加大了不可预测的电压降带来芯片失败的风险。为降低此风险,可使用Cadence公司的SoC电源完整性分析和验证工具VoltageStorm,并结合APSI提取的封装模型,进行chip-package电源完整性分析。本文将结合实际设计项目,介绍利用Cadence公司VoltageStorm和APSI工具进行chip-package电源完整性分析的具体实现。     

一种低失调高压大电流集成运算放大器

基于结型场效应晶体管(JFET)和双极型晶体管(BJT)兼容工艺,设计了一种低失调高压大电流集成运算放大器。电路输入级采用p沟道JFET (p-JFET)差分对共源共栅结构;中间级以BJT作为放大管,采用复合有源负载结构;输出级采用复合npn达林顿管阵列,与常规推挽输出结构相比,在输出相同电流的情况下,节省了大量芯片面积。基于Cadence Spectre软件对该运算放大器电路进行了仿真分析和优化设计,在±35 V电源供电下,最小负载电阻为6Ω时的电压增益为95 dB,输入失调电压为0.224 5 mV,输入偏置电流为31.34 pA,输入失调电流为3.3 pA,单位增益带宽为9.6 MHz,具有输出9 A峰值大电流能力。     

MOSFET模型及其参数提取(上)

一、引言晶体管模型及其模型参数的精度对电子电路计算机辅助设计和分析(CAD和CAA)的结果影响很大.对双极结型晶体管(BJT),已有了分级EM模型和GP模型,模型参数的测定方法也较完善.对MOS场效应晶体管(MOSFET),迄今用于CAD和CAA的模型还很不完整,还不能模拟全部工作区(亚阈、线性、饱和、击穿)的特性.用户较多的SPICE电路分析程序用的MOSFET模型是具有一定精度的较实用的模     

数字电路中NBTI效应仿真及建模方法的研究

负偏压温度不稳定性(NBTI)效应已成为影响数字电路设计的重要可靠性问题之一。首先讨论了PMOS晶体管中NBTI效应对数字电路的影响,提出针对不同工艺PMOS管中NBTI效应建模的流程,设计了一种基于SPICE模型的NBTI仿真模型。该模型能够通过Cadence软件调用,并在实际的数字电路设计中进行动态仿真,预测NBTI效应对电路性能的影响。基于该建模流程,在Cadence软件中对基于40 nm工艺的一级两输入与非门和四十级反相器组成的环形振荡器进行仿真。仿真结果表明,该模型能够对不同工艺下PMOS管中的NBTI效应进行准确、有效地仿真,为数字电路的可靠性设计提供保障。     

Cadence解决方案助力创意电子20纳米SoC测试芯片成功流片

Cadence设计系统公司宣布,设计服务公司创意电子(GLJC)使用Cadence Encounter数字实现系统(EDI)和Cadence光刎物理分析器成功完成20纳米系统级芯片(SoC)测试芯片流片。双方工程师通过紧密合作,运用Cadence解决方案克服实施和可制造性设计(DFM)验证挑战,并最终完成设计。在开发过程中,创意电子使用     

Cadence解决方案助力创意电子20nm SoC测试芯片成功流片

全球电子设计创新领先企业Cadence设计系统公司宣布,设计服务公司创意电子(GUC)使用CadenceEncounter数字实现系统(EDI)和Cadence光刻物理分析器成功完成20 nm系统级芯片(SoC)测试芯片流片。双方工程师通过紧密合作,运用Cadence解决方案克服实施和可制造性设计(DFM)验证挑战,并最终完成设计。     

其他

CADENCE推出NTEL IXP2800网络处理器设计工具包Cadence Design Systems公司近期宣布将针对Cadence高速PCB设计解决方案推出Intel IXP2800 设计工具包。该新品采用Intel data/IP,包含SPECCTRAQuest信号完整性专家系统与Allegro PCB设计专家系统,适用于高速PCB设计与分析的集成解决方案。可以把系统公司的基于Intel IXP2800网络处理器的PCB系统设计时间缩短8~12周。 www.cadence.comSYNOPSYS推出全面信号完整性解决方案Galaxy SI新思科技(Synopsys)公司近期推出的Galaxy SI,专为解决串扰延迟、噪声干扰,IR(电压)…     

1.25 G光纤收发器SFP设计与仿真

对千兆SFP光纤收发器中控制电路参数设计及利用Cadence软件进行仿真展开了一定的探讨,提出千兆SFP光纤收发器中控制电路设计方案,分析了光发射模块和接收模块的性能,主要研究了在Cadence互连设计软件平台中,利用高速电路设计和信号完整性的理论,采用仿真分析的方法,对千兆SFP光收发模块进行板级分析设计,并对接收部分MAX3748芯片的SPICE模型的I/O口、MAX3744与MAX3748接口、SFP光收发模块布线进行了仿真分析,从而使电路性能达到最优化.     

Cadence设计技术为IC封装／SiP设计师解决挑战

Cadence设计系统公司发布了SPB16．2版本，全力解决电流与新出现的芯片封装设计问题。这次的最新版本提供了高级IC封装／系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计，以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装／SiP的数字、模拟、RF和混合信号IC封装设计师的效率。     

全新EDA技术挑战IC尺寸与功耗设计

Cadence设计系统公司发布了电子开发工具SPB16．2版本,全力解决电流与新出现的芯片封装设计问题。最新版本提供了高级IC封装／系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计,以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装／SiP的数字、模拟、RF和混合信号IC封装设计师的效率。     

一种基于CMOS工艺的电荷泵锁相环芯片的设计

实现一个电源电压为5 V时捕捉范围为41~110 MHz,为3 V时捕捉范围为25~58 MHz的电荷泵锁相环(CPPLL)。给出了系统设计组成各部分的门级或者晶体管级原理图与分析设计,重点在VCO部分的参数设计以及环路滤波器的参数设计。采用0.5μm标准CMOS工艺,Cadence Spectre软件仿真证明,该系统具有良好的线性特性和捕捉时域特性。