激光雷达信号采集与处理的研究

简单介绍了半导体脉冲扫描激光雷达距离成像和强度成像的基本原理,并分析了回波信号采集与处理系统需要达到的条件,进而设计出了一套以DSO2902虚拟示波器和计算机为核心的扫描激光雷达数据采集与处理系统。通过编写的VB程序对其进行控制,使其满足对激光雷达回波信号的采集要求,对回波信号进行采集。对基于VB6.0语言的成像方法进行分析,并研究了一套基于MSChart控件的成像系统。     

天气雷达中频数据采集系统设计

对雷达中频回波数据的高速采集与传输,需要解决两个方面的问题,一是A/D满足大动态范围,二是大容量缓存与高速传输.本文针对天气雷达60MHz中频信号,通过应用A/D欠采样技术、数字直接合成采样时钟、以动态存储器(SDRAM)为大容量缓存、64位PCI总线为高速传输,实现了中频数据采集和传输;文中详细介绍了这些关键技术的设计.本文最后A/D性能测试及采集数据的回波强度分析结果表明了方案的可行性.     

USB在FPGA控制的高速数据采集系统中的应用

介绍了USB控制器CY7C68013的特性以及它在200M高速数据采集系统中的具体应用。该系统用来采集及处理激光雷达的回波信号,采用Xilinx公司的现场可编程门阵列（FPGA）为控制芯片,用Verilog语言自上而下进行FPGA设计以实现硬件控制功能,以USB为接口实现FPGA与PC机之间的高速数据传输。文中对USB模块进行了分析,详细介绍了PC端的固件设计、USB设备驱动程序设计以及应用程序设计．在信号的采集试验中USB能够快速可靠的传输数据,体现出较好的实用价值。     

数字化超声探伤仪中超声信号高速采集技术

探讨了数字式超声探伤仪设计中一种对超声信号进行高速采集技术。根据超声回波信号重复性的特点,利用一只高速A/D(60MHz)转换芯片在N组特定时序信号的控制下对超声回波信号进行采集,并在CPLD(复杂可编程逻辑器件)的控制下实现高速数据缓冲存储,再利用相位合成技术对转换后的N组数据进行数据合成与波形重建,从而实现了数倍于A/D转换芯片速率的高速数据采集,达到等效A/D转换速率N×60MHz。该方案成本低,可靠性高,尤其适合于高速、高准确度的超声无损检测系统中。     

基于USB总线的机载多脉冲激光雷达产品测试系统研制

针对现有的机载激光雷达产品测试系统不能模拟特定信噪比,且系统使用复杂的问题,开发了基于USB总线的机载多脉冲激光雷达产品测试系统;测控软件可以设定信噪比、脉冲幅值、脉冲周期等参数,并根据静态测距和动态测距的实际需要,生成静态和动态模拟数据;另外,测试系统还能够采集外场数据,并在测控计算机上存储和分析;采集和生成的数据经过USB总线发送给基于FPGA+高速D/A转换器架构的数据转换器,再输出给激光雷达产品,保证了数据传输的高速性和灵活性;经过测试表明,信噪比在3~9的情况下,产生回波信号的距离误差控制在1%以内,信号幅值误差控制在0.5%以内;测试系统的各项指标都满足实际需要,为激光雷达产品调试提供了良好的模拟仿真平台。     

基于PCI总线的高速数据采集卡设计

测试系统需要处理的信号频率越来越高,要求数据采集卡的采样频率也相应提高;将数据高速准确地送人计算机是数据采集中的重要环节;文中设计了基于PCI总线的2CH、40Msps、12bit的数据采集卡,并对数据采集系统的性能进行了测试和分析;同时还讨论了数据采集卡的硬件设计的要点;经过调试,本系统实现了对模拟信号的高速采集;性能测试时,采样频率为10 MHz,信号频率为10 kHz.对该信号进行频谱分析,信噪比SINAD约为84.32dB,采样时有效位数ENOB为9.23位.实际测试结果表明,该设计无论在硬件还是软件方面都是成功的,达到了预期的设计效果.     

高速大容量数据采集系统

为了解决以往高速数据采集板或仪器存在数据采集速度与存贮容量之间的矛盾，本文提出一种高速大容量数据采集方法，介绍了其实现系统设计思想、硬件原理及软件设计。该系统采样时钟为1MHz，12位A／D转换，数据存贮速度可变，最高为3M字节／秒（每个数据点3个字节），存贮容量由系统机硬盘空间决定。     

基于PCI9656的高速实时采集存储系统

设计了一种基于PCI-X总线的高速数据采集存储系统。该系统采用PCI9656作为桥接芯片,基于PCI/PCI-X总线实现数据高速传输,采用IA构架服务器以及SCSI硬盘组成的RAID0磁盘阵列保证高速实时存储,用可编程逻辑器件完成数据采集和传输的时序控制。该系统已成功应用于某雷达系统的回波信号实时采集存储,最终实现了在100MSPS采样速率、10bit量化精度指标下,对雷达回波信号的连续全时段采集和存储,且信号失真度小于0.2%,可以满足对信号的高速采集、实时存储的需求。     

基于盖革APD阵列的单通道激光雷达信号读出电路设计

随着测量技术的发展,激光雷达技术成为研究的热点,选取工作在盖革模式下的集成APD阵列雪崩二极管作为激光雷达的光电探测器,在探测距离为100-200m范围内,选择上升沿为5ns的激光脉冲,则接收带宽在70MHz~88MHz范围内,在此范围内APD探测器将接收到的回波信号转化为电信号,用TIA跨阻放大器反向放大模式将电流信号转化为电压信号,并将信号有效放大,输入至时刻鉴别电路,时刻鉴别电路用电压比较器来实现,最终可输出COMS逻辑电平信号;用TINA仿真软件进行仿真,仿真结果表明在接收带宽范围内TIA放大器的增益动态范围达到了54dB,总体电路延迟约为10ns。     

激光雷达窄脉冲回波信号采集系统设计

激光雷达发射出窄脉冲激光信号,在照射到目标物体后产生回波,由雪崩型光电传感器将其转换为电脉冲信号。针对该ns级电脉冲,提出8GSPS高速并行采样方案与通道校正方案。仿真与实验结果表明：雪崩型光电传感器具备良好的窄脉冲响应能力,高速并行采样可以实现窄脉冲信号采集重构,通道校正方案减少了通道失配对系统的影响。系统完成对4 ns窄脉冲回波信号的实时采样。     

一种基于FPGA的实时彩色图像目标分类方法

提出了一种基于FPGA的实时彩色图像目标分类算法．为了在不同光照条件下标定目标颜色,算法采用了一种统计椭球模型;该算法在YUV空间只用18位而非24位数据建立了3D颜色查找表．这样解决了以往算法中存在的目标颜色体重叠和占用存储空间大的问题,并且提高了算法的分类准确性．同时,为了进一步减轻机器人主CPU的运算负担,利用FPGA技术对该算法进行了硬件实现,极大地提高了视觉系统的性能．该方法在智能移动机器人和工业计算机视觉系统研究领域具有广泛的应用前景．     

基于FPGA的可配置浮点向量乘法单元设计实现

针对目前采用IEEE 754浮点标准设计的FPGA浮点运算器中吞吐率与资源利用率低等问题,提出一种运算精度与运算器数量可配置的并行浮点向量乘法运算单元。通过浮点运算器的指数、尾数位数可配置化设计,提高系统资源利用率,并将流水线技术与并行结构结合,提高数据吞吐率。以EP4CE115型FPGA为测试平台,当配置10组FP14运算器时,系统的逻辑资源占用约为4.2%,峰值吞吐率可达4.5 GFLOPS。结果表明,提出的浮点向量乘法单元有效提高了FPGA资源利用率与运算吞吐率,同时具有高度的可移植性与通用性,适用于FPGA向量乘法运算的加速。     

基于FPGA多通道数据采集系统设计

以EP1K100系列FPGA为核心控制模块结合CS5101A模数转换芯片,实现了高精度数据采集系统,该系统能够完成40路最大采样频率100KHz、精度为12位有效数位的差分模拟信号采集,具有采集通道输入路径的自标定功能。介绍了该控制FPGA由顶至下模块化设计的具体实现方案,并给出其核心模块的状态跃迁图及时序仿真波形。     

基于FPGA的数字复接器的设计

本文提出了基于FPGA技术实现数字复接系统的设计方案。并介绍了有代表性的较简单的四路同步复接器系统总体设计。硬件电路调试证明，该方案是行之有效的。     

快速浮、定点PID控制器FPGA的研究与实现

提出了基于FPGA的快速PID控制器技术,采用流水线运算方法,具有高速、稳定、精确的实时控制性能,实现了速度和资源的优化匹配。研究并分析了位置式PID不同算式的特点,完成了浮、定点PID控制器的硬件实现,提出了溢出、饱和等问题的解决方法,单次运算时间分别达480 ns、120 ns,并对两种控制器的性能进行了分析和比较。设计了单精度浮点数和16位定点数之间的转换控制器,增强了浮点PID的普适性。设计了基于FPGA的全数字逆变焊接电源的实验平台。仿真和实验证明,浮、定点PID控制器均可在强电磁干扰的环境中高速、准确、可靠地运行,具有广泛的实用性。     

基于FPGA的同步数据采集处理系统的设计与实现

针对目前多通道数据采集系统的局限,以EP1K50系列的FPGA为核心控制模块,AD7656为模数转化芯片实现了精度为16位、最大采集速率为250kS/s的同步模拟信号采集系统,采用Flash存储采集到的数据,且可以通过PC104总线将数据传输到上位机。给出了系统的电路设计、关键模块逻辑图以及软件流程图。     

提高定点精度的FPGA信号处理算法

为了满足速度、功耗等诸多限制的要求,数字信号处理算法常使用FPGA实现。而实现时由于硬件特点,通常将浮点运算转换成定点运算,但定点转换设计流程复杂、周期长,且存在数据范围和精度之间的矛盾。利用浮点数的优点,本文改进了基于FPGA的定点数的基本运算规则,有效解决了上述矛盾。本文详细论述了实现移位、加/减、乘、除基本运算模块的方法和步骤,最后以FIR数字滤波器为设计实例。仿真结果表明:改进的定点数算法比定点运算误差小、精度高、数据范围宽,能有效地防止溢出。     

PL4接口在FPGA中的设计与实现

介绍了利用Altera公司的StratixGX系列FPGA器件实现POS-PHYLevel4接口协议的工作原理、设计思想和电路结构,并详细讨论了一种计算128位数据的4位对角交叉奇偶校验码DIP-4的适合硬件实现的算法,该算法在实际应用中功能正确且实现简单方便。     

Compact modular exponentiation accelerator for modern FPGA devices

We present a compact FPGA implementation of a modular exponentiation accelerator suited for cryptographic applications. The implementation efficiently exploits the properties of modern FPGAs. The accelerator consumes 434 logic elements, four 9-bit DSP elements, and 13604 memory bits in Altera Stratix EP1S40. It performs modular exponentiations with up to 2250-bit integers and scales easily to larger exponentiations. Excluding pre- and post-processing time, 1024-bit and 2048-bit exponentiations are performed in 26.39 ms and 199.11 ms, respectively. Due to its compactness, standard interface, and support for different clock domains, the accelerator can effortlessly be integrated into a larger system in the same FPGA. The accelerator and its performance are demonstrated in practice with a fully functional prototype implementation consisting of software and hardware components.     

高速突发模式误码测试仪的FPGA实现方案

突发模式误码测试仪与一般连续误码测试仪不同,其接收端在误码比对前要实现在十几位内,对具有相位跳变特点的信号进行时钟提取和数据恢复,并且在误码比对时须滤除前导码和定界符,仅对有效数据进行误码统计。本文提出一种基于FPGA实现的高速突发模式误码测试仪设计方案,并介绍该方案的总体设计过程,以及FPGA中主要功能逻辑模块的工作原理和控制系统的设计。该测试仪应用于1.25GHz GPON系统突发式光接收模块的误码测试中,具有较好的性能和实际意义。