Viterbi译码器的并行优化设计

本文提出了一种(2,1,9)卷积编码及其Viterbi译码的软件实现方案。该方案应用软件技术实现了卷积码维特比译码器功能,在程序实现中充分运用了蝶形运算、周期性回溯等卷积码的固有特性,获得了Viterbi译码输出。重点对蝶形运算和维特比算法进行了SSE并行优化。仿真实验表明,此方案可大幅提高译码效率,缩短处理时间。     

一种卷积码维特比译码算法的软件实现

提出了数字通信系统中一种卷积码译码的软件实现方案,该方案应用软件技术实现了卷积码维特比译码器功能,在程序实现中充分利用了卷积码的特性,运用蝶形运算,周期性的回溯以得到译码输出。在程序设计上采用了一些宏定义等处理方法,可以提升运算速度,是一种软件方法的前向纠错编码技术。     

IEEE802.11a下Viterbi译码器仿真与实现

针对IEEE802.11a协议物理层高速卷积码解码器最高54M速率的需求,设计了高速Viterbi译码器.首先提出一种新型基四的Viterbi译码算法,采用大量存储器代替运算逻辑单元,提高速度;同时对回溯算法也作了改进,使用IP核双口RAM完成高速回溯.接着通过算法仿真完成算法的验证,采用优化的硬件实现方案,以64路全并行结构完成了高速基四算法的Viterbi译码器的设计,并将该设计应用到实际工程中.     

基于FPGA的串行维特比译码的实现

维特比算法是一种卷积码译码算法。随着卷积码约束度的增加，并行维特比译码所需的硬件资源呈指数增长，限制其硬件实现。该文讨论了一种申行译码结构的FPGA实现方案。这种申行结构适合长约束度的卷积码译码，能在性能不下降的前提下有效地节省资源。     

卷积码编译码的Matlab仿真及其性能研究

提出了一种（2,1,7）卷积编码及其维特比（Viterbi）译码的软件实现方案,在Matlab环境中应用软件技术实现了（2,1,7）卷积码的Viterbi译码器功能。测试证明,该Viterbi译码算法在低信噪比下的误码率仍能达到10^-6。     

卷积编码及基于DSP的Viterbi译码器设计

卷积编码是前向纠错的差错控制编码方法之一, Viterbi译码是卷积码的一种杰出的译码算 法，它是一种最大似然算法，适于硬件实现．本设计中的Viterbi译码器是构建在台湾智源 科技的DSP芯片FD216之上的．在对Viterbi译码器测试时取一幅图像文件作为数据源，并用 软件方法模拟高斯白噪声信道．DSP芯片卓越的性能为我们提供了更深入的开发潜力.     

V.32协议下调制解调方案的实现

介绍了ITU-TV.32制定的9600bps高速modem标准,以及在该标准下采用32QAM网格编码调制的编译码方式进行调制解调的方案,并对方案中编译码模块的实现进行了详细分析。     

LTE系统中咬尾卷积码的编译码算法仿真及性能分析

介绍了LTE系统中的咬尾卷积编码器,分析了该编码器的增益,在众多译码算法的基础上研究咬尾卷积码的几种译码算法,通过MATLAB对这几种译码算法在不同信道环境、不同长度数据块的情况下进行性能仿真,并对仿真结果进行分析.从性能和复杂度这两个角度考虑, 两步维特比算法较适合作为LTE通信系统中咬尾卷积码的译码方法.     

水声OFDM系统中卷积码译码设计及其DSP实现

纠错编码是水声OFDM通信系统必须采用的关键技术.本文从译码性能和工程实现角度出发,采用卷积交织、卷积编码和Viterbi软译码相结合的差错控制方案,通过仿真和水池实验确定其参数,并在TMS320DM642上实现.在DSP实现时,卷积交织采用查表法,Viterbi译码采用蝶形运算宏定义等处理方法,极大地提升了运算速度,...     

采用迭代译码的级连卷积码的仿真实验研究

文章简述了迭代译码的串行级连卷积码，并用仿真实验的方法，探讨了差错控制效果与交织块的尺寸，随机发生器的种子的关系，以及不同信噪比情况下的迭代表现。