M5模拟器的内核分析及应用

由美国密歇根大学发布的M5模拟器,是一个针对计算机系统级体系结构进行研究的模块化的仿真平台.它除了能够支持仿真单处理器结构外,还提供了强大的对包含多个处理器的多系统级体系结构进行仿真的功能.本文详细分析了M5模拟器的仿真内核、仿真机制和基本模型,并以一个存储器调度算法为例说明该模拟器对于处理器建模的完备支持.     

UML建模在艺术设计网络教学平台开发中的应用

艺术设计网络教学平台是一个功能比较庞大、体系结构复杂的一个系统,为了清晰地描述系统的需求,明确功能之间的相互关系,提高系统的开发效率,便于系统的再开发,运用现代软件开发中常用的UML建模技术,论述艺术设计网络教学平台的系统需求分析与模型的构建方法与步骤,为下一步系统的实现打下良好的基础。     

基于遗传算法的网络处理器异构资源映射方法研究

随着深亚微米工艺的迅速发展,现代网络处理器芯片广泛采用MPSoC(Multi-Processor System on Chip)体系结构实现,继而需要一种新的设计方法指导网络处理器体系结构设计.本文研究了网络处理器的设计方法,提出了一种基于遗传算法的网络应用到网络处理器异构硬件资源映射方法.该方法首先对网络处理器设计的问题空间进行分析,采用加权数据流进程网络描述网络应用,并参数化各种硬件资源,最后构建遗传算法来完成网络应用到异构硬件资源的映射,形成网络处理器体系结构设计方案.     

基于SystemC的网络处理器仿真系统

为提高建模网络处理器的效率,利用C++模板机制和依据依赖倒置原则采用的接口方法调用机制封装SystemC构建建模框架。针对处理器内部结构和功能,框架使通信和连接、功能和时间解耦,这样不仅提高建模效率而且减少逻辑进程[1]和事件的数量从而加快仿真速度。为提高仿真系统稳定性,提出单元和系统测试方案,其中系统测试平台通过静态建模实现自动化测试,通过网络和文件两种方式与仿真系统通信实现功能和性能测试。该框架和测试方案适合各种网络处理器的建模和测试,在工程中已成功应用。     

运用UML进行网络教学平台建模的一般过程

UML是一种有力的面向对象的可视化建模工具,可用于描述和构造软件的体系结构。文章对使用UML进行网络教学平台建模一般过程进行了描述,并给出了系统需求模型(静态结构模型和动态行为模型)的详细UML描述。最后对网络教学平台设计与实现中的几个重要问题做进行了讨论。     

用于WCET静态分析的MIPS处理器建模方法研究

为获得安全而紧致的WCET估计,需要考虑执行程序的目标处理器的体系结构特征．Cache、流水线等用于提高性能的技术已经广泛地应用于现代处理器中,如果在静态分析过程中不考虑它们带来的影响,必然会导致WCET过估计．以Petri网作为模型工具,以WCET分析为应用目标构造MIPS处理器的体系结构模型,该方法讨论了各种RISC处理器中常见的体系结构特征的抽象以及它们在Petri网模型中的表示方法．通过实验验证,指令序列在Petri网模型上的模拟执行时间与指令序列在DLXView模拟器上的测试结果具有一致性,表明构建处理器的体系结构Petri网模型是一种有效的指令序列执行时间的静态分析方法．     

基于网络处理器IXP2400系统的软件设计

网络处理器高性能的包处理能力及可编程的灵活性适应了当前网络发展需求，广泛应用于高端路由器、边缘多业务宽带接入、媒体网关和安全等领域。基于网络处理器成功构建一个网络系统的关键在于网络处理器软件系统的设计与开发，其核心问题就是要软件系统充分发挥网络处理器灵活性和高性能的特点，面向网络处理器的硬件体系结构编程，合理利用网络处理器，为优化数据包处理的各种硬件资源设计高效的多处理器、多线程并行机制。本文以网络处理器IXP2400实现高速网络应用为例，介绍基于网络处理器系统的软件开发过程和设计方法，探讨开发高性能的微码软件的策略和技术。首先介绍了基于网络处理器系统的硬件体系结构配置和软件开发框架、应用软件的系统分析和总体设计，着重分析了基于网络处理器系统的多微引擎、多线程的并行处理机制，以及互斥问题和包排序问题的解决方法，最后讨论了系统的性能评估方法。     

一种面向IXP2400的编程模型

网络处理器体系结构的复杂性和多样性给程序员造成很大负担,因此需要开发一种软件平台,对网络处理器的硬件体系结构进行抽象,以方便程序员编程。讨论了网络处理器IXP2400的一种基于Click的编程模型,使得程序员不需要了解目标体系结构的细节就可以有效开发应用。     

网络坦克作战系统仿真方法及模型研究

网络坦克作战系统是一个分布式复杂适应系统.对复杂系统仿真建模有诸多平台与方法,分布式交互仿真更能反映系统的真实特性.提出了网络坦克作战系统的基本体系结构,对其常用的两种仿真方法HLA方法和MAS方法进行了比较,并依据作战系统的特征选择MAS方法,提出了其概念模型,设计了基于Swarm平台的仿真模型.     

网络处理器体系结构分析与研究

网络处理器兼顾了ASIC芯片的高性能和RISC的可编程及灵活性,能同时提供较好的处理速度和丰富的业务支持,因而广泛应用于各种网络通信设备中。文章主要对当前主流的网络处理器体系结构的系统架构和关键技术进行了综合的分析和评价,同时对网络处理器体系结构发展方向做出了展望。     

网络处理器中协处理器设计方法研究及实现

随着深亚微米工艺的迅速发展,现代网络处理器芯片广泛采用MPSoC体系结构实现。针对网络处理器中协处理器的特点,本文研究了其设计方法,提出了三种多个处理单元间的协处理器共享机制,而后在基于NiosⅡ软核的网络处理器中实现了多种协处理器结构,以支持不同的设计需求。     

基于可配置处理器的SoC系统级设计方法

论文对一种经过改进的SoC系统级快速设计方法进行了介绍和研究。该设计基于可配置处理器核,在设计早期阶段对SoC系统快速建模,以获得针对具体应用算法的最优性能。同时,利用软硬件协同设计方法,得到硬件结构模型和软件开发平台。实验结果表明,该方法不仅灵活,而且设计周期短,减少了设计工作量。     

Requirements-based execution time prediction of a partitioned real-time system using I/O and SLOC estimates

Predicting computer processing requirements of a completed system early in the design and development lifecycle of that system is challenging. Software requirements and avionic or hardware systems often mature in parallel, and, in early stages of design, uncertainty over processing requirements makes determination of processing architecture difficult. Later in the design process, as details become finalized and prototypes are developed, estimations become increasingly more accurate. However, waiting until later in the lifecycle to make architectural changes causes those changes to be more costly and introduces schedule and technical risks. The sooner processing needs are determined and the corresponding system architecture is established, the more easily an appropriate processing platform can be incorporated into the design. This paper describes a novel approach for estimating processor utilization early in the lifecycle of a large, real-time software development project: NASA??s Orion Crew Exploration Vehicle flight software. The approach uses available requirements documentation as a basis of the estimate and decouples input/output (I/O)- and computation-based processing by estimating each separately then combining the results. This approach is unique because it can be used to estimate the execution time for unwritten or partially specified software, in addition to giving a specific contribution for I/O. The methodology for estimating I/O processing is based on quantifying data, while the methodology for estimating algorithmic processing is based on approximated code size. Results can be used as an aid to predict target processor types and quantities, allocate software to processors, predict communication bandwidth utilization, and manage processor margins.     

基于WiFi的环境监测系统设计

WiFi（Wireless Fidelity）技术具备传输速率高、传播距离远、覆盖范围广等特点,在无线局域网应用中得到了迅猛的发展。本文设计并实现了一种基于Wi-Fi技术的室内环境监测系统。基于Gainspan平台完成处理器模块,电源模块,传感器模块和无线通信通信模块的构建,准确获取温度,湿度,光照等传感器数据,节点与服务器建立连接并完成数据的无线传输,成功地实现了环境信息采集。服务器根据各节点无线信号强度RSSI实现节点的定位,同时以B/S的架构搭建WEB实时观测平台,通过通信网络实时接收传感数据,完成对监测区域内目标的监测、定位及其它相关的应用。结果显示,本文设计的环境监测系统性能稳定,数据准确,具有很好的实用价值和应用前景。     

Automated architecture synthesis for parallel programs on FPGA multiprocessor systems

This paper presents a concept for automated architecture synthesis for adaptive multiprocessors on chip, in particular for Field-Programmable Gate-Array (FPGA) devices. Given a parallel program, the intent is to simultaneously allocate processor resources and the corresponding communication network, and at the same time, to map the parallel application to get an optimum application-specific architecture. This approach builds up on a previously proposed design platform that automates system integration and FPGA synthesis for such architectures. As a result, the overall concept offers an automated design approach from application mapping to system and FPGA configuration. The automated synthesis is based on combinatorial optimization. Automation is possible because a solvable Integer Linear Programming (ILP) model that captures all necessary design trade-off parameters of such systems has been found. Experimental results to study the feasibility of the automated synthesis indicate that problems with sizes that can be encountered in the embedded domain can be readily solved. Results obtained underscore the need for an automated synthesis for design space exploration.     

Superscalar architecture design for high performance DSP operations

This paper evaluates the possibility of using a general purpose superscalar architecture as the main computational engine for high performance DSP algorithms. Real-time sample rate conversion (SRC) in a software defined radio (SDR) has been taken as an example representing a class of computationally demanding DSP tasks. This scenario corresponds to digital filters operating at a high sampling rate in intermediate frequency (IF) stage of a multi-standard wireless transceiver. However, instead of a dedicated signal processing engine, a superscalar processor is designed for SRC implementation. An iterative, SimpleScalar based architectural modeling tool has been developed to analyze various parameters of superscalar processors. Both power and performance metrics have been taken under consideration to come up with an efficient design. It has been shown that the resulting superscalar architecture can provide a fully programmable solution capable of supporting future wireless communication standards in real-time. The design methodology explored in this work can be extended to obtain efficient processor architectures for a range of other applications.     

一种分片式多核处理器的用户级模拟器

随着片上晶体管资源的增多和互连线延迟的加大,分片式多核微处理器已成为多核处理器设计的新方向.为了对这种新型处理器进行体系结构的深入研究和设计空间的探索,设计并实现了针对分片式多核处理器的用户级多核性能模拟器.该多核模拟器在龙芯2号单处理器核的基础上,完整地模拟了基于目录的Cache一致性协议和存储转发式片上互联网络的结构模型,详细地刻画了由于系统乱序处理各种请求应答和请求之间的冲突而造成的时序特性,可以通过运行各种串行或并行的工作负载对多核处理器的各种重要性能指标加以评估,为多核处理器的结构设计提供了快速、灵活、高效的研究平台.     

片上网络

对片上网络的发展趋势进行了探讨,总结了它的技术特点,并着重分析了片上网络的体系结构。片上网络将继片上系统之后引发微电子领域的又一次革命。