基于2D Mesh拓扑结构的NoC模拟器设计

片上网络模拟器的设计涉及到片上网络的拓扑结构、路由器结构、路由算法、性能分析等诸多方面.从NoC模拟器设计的角度,研究并讨论模拟器所采用的拓扑结构,路由器结构及数据包格式,介绍拓扑结构模拟、IP核模拟、路由模拟,并且用面向对象语言C++实现一个NoC模拟器系统.     

无虚拟通道的3D NoC ZoneDefense容错路由算法*

3D片上网络能有效解决片上系统的通信问题。本文针对3D Mesh NoC中的节点故障,提出了一种无虚拟通道容错路由算法,称为3D ZoneDefense容错路由算法(3D-ZDFT)。该算法建立在3D防御区域基础之上,3D防御区域能够提供故障体的位置信息。根据防御区域提供的故障体位置信息,3D-ZDFT可提前发现故障位置并改变转发端口,实现容错的同时避免引入死锁。实验结果表明,与HamFA相比,3D-ZDFT有较低的网络延迟和更高的可靠性。面积开销分析显示,3D-ZDFT比HamFA的面积开销高约3.1%。     

一种面向三维众核微处理器的新型NoC拓扑结构

三维微处理器具有集成度高、全局互连线短及连接部件多的优势,但是传统的三维拓扑结构在大规模系统中无法充分利用垂直方向上低延时高带宽的特性,很难满足大规模众核微处理器低直径、高带宽、高扩展性的需求。针对三维NoC网络直径大、可扩展性要求高以及路由端口多的问题,提出了一种基于多级垂直域的三维拓扑结构—V-Spidergon,其在水平层上采用Spidergon结构,在垂直方向上采用多级垂直域扩展结构,域内及域间均实现全互连。实验数据表明,在8层、16层和32层堆叠下,V-Spidergon结构的延时较3D-Mesh分别降低15.1%、28.5%和55.7%,较NoC-Bus分别降低11.5%、32.7%和77.6%;在15%和100%负载率注入情形下,V-Spidergon的平均延时表现出与水平层数增加不相关的特性。     

3D NoC中故障感知的RVOQ容错架构设计

针对因路由器内部输入缓存和交叉开关故障引起的可靠性及网络拥塞问题,提出一种故障感知的RVOQ容错架构设计方案.首先在输入端口处增加冗余虚通道进行输入缓存故障的容错设计,通过故障信息的反馈和仲裁算法使得数据选择有效的路径进行传输;然后修改交叉开关的架构,增加多路选择开关和相应控制模块,输入数据优先考虑本地数据链路,故障情况下选择冗余路径进行数据传输.实验结果表明,在故障数为3时,该方案比已有方法的时延降低了11%~53.1%;在网络出现多个故障、面临网络重负载时,仍然能够保证系统的高可靠性以及传输性能.     

一种面向通信特征的3D NoC体系结构设计

三维集成电路(three dimensional integrated circuit, 3D IC)和片上网络(network on chip, NoC)是集成电路设计发展的两个趋势.将两者结合的三维片上网络(three dimensional networks on chip, 3D NoC)是当前研究的热点之一.针对现有3D NoC的研究没有充分关注硅片内与硅片间的异构通信特征.提出了面向通信特征的硅片间单跳步(single hop inter dies, SHID)体系结构,该结构采用异构拓扑结构和硅片间扩展路由器(express inter dies router, EIDR).通过实验数据的分析表明,与3D-Mesh和NoC-Bus这两种已有的3D NoC结构相比,SHID结构有以下特点：1)延迟较低,4层堆叠时比3D-Mesh低15.1%,比NoC-Bus低11.5%;2)功耗与NoC-Bus相当,比3D-Mesh低10%左右;3)吞吐率随堆叠层数增加下降缓慢,16层堆叠时吞吐率比3D-Mesh高66.98%,比NoC-Bus高314.49%.SHID体系结构同时具备性能和可扩展性的优势,是未来3D NoC体系结构良好设计选择.     

3D NoC网络架构设计

在三维片上网络(3D NoC)设计中,层与层之间通信机制的优劣将影响整个3D NoC系统的性能。为此,在GEMS仿真平台基础上,提出一种低硬件资源消耗、高性能的总线架构,改进路由设计,构造基于总线的3D NoC的路由器。实验结果表明,该架构可提高常见算法的加速比,改善系统的整体性能。     

基于超立方体拓扑结构的NoC测试规划研究

为了优化测试时间,提高片上网络(NoC)资源内核的测试效率,结合NoC测试特点,提出一种基于超立方体拓扑结构的NoC测试规划优化方法。该方法针对超立方体结构自身优势设计一种具有部分自适应能力的E-cube路由算法,增加测试过程中对路由节点和通信链路的利用率;通过引入混度序列和压缩因子对粒子算法进行改进,增加种群多样性。在ITC’02国际标准电路测试集上进行对比实验,结果表明,与其他方法相比,该方法测试时间最大优化率可达17.38%,有效缩短了测试时间。     

基于2DMesh拓扑结构的NoC模拟器设计

片上网络模拟器的设计涉及到片上网络的拓扑结构、路由器结构、路由算法、性能分析等诸多方面。从NoC模拟器设计的角度,研究并讨论模拟器所采用的拓扑结构,路由器结构及数据包格式。介绍拓扑结构模拟、IP核模拟、路由模拟,并且用面向对象语言C＋＋实现一个NoC模拟器系统。     

一种基于分层Mesh网络的层次化NoC拓扑结构

针对片上网络中距离较远节点之间通信延迟过大的问题,提出一种层次化HDMesh拓扑结构。该拓扑结构采用分层设计,底层网络使用Mesh结构互连进行临近节点通信,顶层网络在Mesh结构的基础上增加2条对角链路以降低通信延迟。为避免顶层网络的拥塞,设计相应的HDXY路由算法,对各层流量进行合理分配。实验结果表明,在Rent流量模式下,相比Mesh,CMesh和CHMesh拓扑结构,HDMesh拓扑结构具有更低的通信延迟和更高的网络吞吐量。     

基于布谷鸟算法的3D NoC测试优化研究

在路由器数量、测试带宽、TSV数量和功耗的多重约束下进行三维片上网络(Three Dimensional Network-on-Chip,3D NoC)资源内核测试研究中,使测试时间最小化的同时降低测试功耗是NP难问题。在测试带宽和路由器数目等的限制下,采用改进的布谷鸟算法协同优化测试时间与功耗,避免过大的功耗产生热量影响芯片性能。通过logistic函数改进布谷鸟算法,利用其变化特性避免算法早熟,同时快速寻找到全局最优解。采用余弦递减函数动态改变发现概率,寻找和替换劣质解。采用ITC'02 SOC测试集作为实验对象,结果表明:对该算法进行改进后得到的最优解,实现了在多约束下最小化测试时间的同时减少测试功耗的目的,保证3D NoC的可靠性和测试效率。     

Exploring Heterogeneous NoC Design Space in Heterogeneous GPU-CPU Architectures

Computer architecture is transiting from the multicore era into the heterogeneous era in which heterogeneous architectures use on-chip networks to access shared resources and how a network is configure...     

三维片上网络拓扑结构研究综述

三维片上网络(three-dimensional network on chip,3D No C)是在三维集成电路(three-dimensional integrated circuit,3D IC)、片上系统(system on chip,So C)和二维片上网络(two-dimensional network on chip,2D No C)的基础上发展起来的,主要解决高集成度芯片通信瓶颈等问题,已引起国内外学术界和产业界的高度重视。3D No C拓扑结构体现了通信节点在芯片中的布局与连接,对三维芯片性能起决定性作用。简介了2D No C、2D No C到3D No C的演变、3D No C的优点与存在的问题以及3D No C解决的关键技术问题,分析了3D No C总体发展状况。三维拓扑结构是3D No C设计中的关键问题之一,重点研究了3D No C拓扑结构的分类方法,从通信角度将3D No C拓扑结构分成9大类,分类论述了3D No C拓扑结构,并分析比较了现有63种拓扑结构各自的特点,最后指出了3D No C拓扑结构的未来研究方向。     

基于芯粒架构的通信拓扑结构研究：进展与挑战

基于芯粒(Chiplet)的多芯片集成设计为超越传统系统级芯片的单片集成提供了一种灵活且可扩展的解决方案。然而,Chiplet间的通信已成为制约多芯片集成系统整体性能的瓶颈之一。在此背景下,中介层上网络(network on interposer,NoI)在多芯片系统中发挥着至关重要的作用,直接影响多芯片集成系统的性能和开发成本。本文综述了基于Chiplet的NoI通信拓扑结构,深入探讨了当前Chiplet间通信架构的设计和实现方法,涵盖了从协议层、接口层到应用层的完整通信过程,不仅基于互连拓扑的形状进行了分类,还对每个类别进行了详细分析和交叉比较。此外,本文还探讨了芯片间通信技术的未来发展方向,强调了技术挑战和潜在解决方案,并重点分析总结了基于工作负载导向的可重用中介层和拓扑设计的重要性,旨在为研究人员梳理NoI技术现状并展望NoI技术的未来发展趋势。     

NoC关键问题

片上网络(NOC)作为复杂SoC通信的一种解决方案,受到了工业界和学术界的广泛重视.NoC设计涉及了从物理层到应用层诸多方面的问题,本文对NoC研究中的关键问题做简单的介绍.     

一种改进的BFT 型片上网络拓扑结构

针对片上网络(NoC)资源节点之间通信的局部性,提出改进的蝴蝶型胖树(BFT)拓扑结构XBFT及相应的路由算法.该结构在BFT结构的基础上改变边的连接关系,减少了路由节点数和物理连接链路数,理论分析表明,在64个IP核的NoC中,XBFT较BFT路由器数目减少了14.3％,物理链路数减少了10.7％,XBFT结构比BF...     

3D NoC映射问题的动态蚁群算法

3D NoC映射通常涉及大量IP核及节点,使传统映射算法效率较低.为减少映射算法的执行时间,提高其优化能力,在传统蚁群算法(ACA)的基础上,提出一种动态蚁群算法(DACA).该算法采用逻辑斯蒂S形函数的变化形式,在每轮迭代开始前,依据当前迭代次数动态调整参数α,β及蚂蚁总数M.实验结果表明,与ACA相比,DACA可以缩短执行时间,提高算法性能;在面向随机任务时,其单位时间优化能力可以提升38.2%~65.9%;而当面向多媒体系统的真实应用时,其单位时间优化能力可以提升25.3%~32.7%.     

Storus:一个二维片上网络拓扑结构

随着CMOS工艺集成度持续不断提高,单片多处理器正在成为高性能处理器结构的发展趋势,现有的片上总线结构已不足以满足片上系统设计的互连需求,近年来提出了片上网络这一新的互连结构,片上网络需要解决的问题有:选择合适的拓扑结构、路由算法、流控机制等等.文中为片上网络结构提供了一个新的拓扑结构Storus以及路由算法L2,并使用多种负载模式、多种流控机制对Storus与Torus结构进行模拟分析.模拟结果显示,Storus的平均路由延时约比Torus小2%～15%,使用热点负载模拟时,Storus的饱和吞吐量约为Torus结构的1.2～1.5倍.     

直线引导的Torus结构路由算法

为了提高片上网络在Torus拓扑结构下的路由通信效率,提出了一种基于直线引导思想的路由算法Tline。该路由算法将Torus拓扑结构的片上网络拓展为类似Mesh结构的坐标平面,以数据包的源节点和目的节点构成的直线为路由转发方向,并根据周围邻近节点的拥塞状况选择传输路径方向实现部分自适应路由。实验结果表明,与XY、OE路由算法相比,在热点流量模式下Tline路由算法具有较好的路由性能,且平均能耗降低约8%。