基于抽头稀疏化的最小二乘频率不变波束形成器设计

频率不变波束形成器（Frequency-Invariant Beamformer, FIB）在宽带声信号的无失真采集和处理中具有重要应用。基于空间响应变化函数的最小二乘方法是近年来FIB设计中的代表性方法,本文研究表明该方法的性能受FIR (Finite impulse response)滤波器抽头长度的影响,增大抽头的长度可有效提高FIB设计的性能。但随滤波器抽头长度的增大,波束形成器的实现复杂度亦变大。针对这一问题,本文提出了一种基于FIR滤波器抽头稀疏化的最小二乘FIB设计方法,利用信号稀疏表示理论中的迭代加权l1范数优化实现了低复杂度最小二乘FIB设计,并通过设计实例验证了所提方法的有效性。     

FIR数字滤波器在石油仪器系统中的应用

介绍了FIR数字滤波器的概念、设计步骤,利用Matlab中的FDATOOL和Simulink工具包进行了FIR低通数字滤波器的设计,通过DSP实现了FIR数字滤波器,FIR数字滤波器在石油仪器系统中起到减振去噪作用,该方法和实现过程在工程实践领域具有较高的应用推广价值.     

基于TMS320C 5416的数采系统FIR滤波器算法研究与实现

数字滤波器是语音、图象处理、模式识别以及谱分析中的基本运算的处理运算。DSP由于其本身具有并行的硬件乘法器、流水结构以及快速的片内存储器等资源,其技术已广泛地应用于噪声及振动的各个领域.本文研究DSP中有限冲击响应(FIR)滤波器的原理并结合基于TM320C5416开发的采集板,介绍FIR滤波器设计及DSP中FIR滤波器的实现方法。并给出了基于TM320C5416相应的实现程序.该原理已应用于网络化数据采集系统中,效果良好.     

基于FPGA的FIR数字滤波器的实现

减少系统资源占用．提高运算速度与运算精度一直是FIR数字滤波器的研究中的主要课题。采用VHDL语言在FPGA上实现一种FIR．数学滤波器。该滤波器采用CSD—RAG编码．利用公共因子来构建加法树。相对于传统的乘累加结构与DA查表法,能大量地降低系统资源占用．同时采用整数量化抽头系数,提高数据处理的精度。     

FIR滤波器的软件仿真与硬件实现

FIR数字滤波器由于具有诸多优点,因而在数字信号处理中得到了十分广泛的应用.介绍了MATLAB环境下FIR数字滤波器的设计、仿真和基于TMS320VC5416DSP硬件平台的实现.详细描述了MATLAB软件平台下FIR滤波器的设计步骤和DSP硬件实现思路.并给出了软件仿真和硬件运行结果.     

高性能MCU的DSP功能设计与实现

为了增加MCUIP核的DSP功能,提出把带有FIFO的FIR滤波器嵌入到MCU中,使MCU进行FIR运算的同时,也可以进行控制功能的操作。详细的给出了FIR设计实现方法以及如何把FIR嵌入到MCU中的实现方案,仿真结果表明设计是可行的。     

高性能MCU的DSP功能设计与实现

为了增加MCUIP核的DSP功能，提出把带有FIFO的FIR滤波器嵌入到MCU中，使MCU进行FIR运算的同时，也可以进行控制功能的操作。详细的给出了FIR设计实现方法以及如何把FIR嵌入到MCU中的实现方案，仿真结果表明设计是可行的。     

基于DSP信号采集系统设计与实现

介绍了一种基于TMS320F2812 DSP芯片设计的信号采集系统,讨论了系统硬件组成中信号调理模块和A/D转换模块的设计要点,同时介绍了FIR数字滤波器在DSP中的实现方法.     

基于FPGA的DDC中抽取滤波系统的设计

探讨了DDC中抽取滤波系统的设计方法和基于DSP Builder的具体实现方案,采用CIC滤波器、HB滤波器、FIR滤波器三级级联的方式来降低采样率,并进行了模型仿真,结果表明设计是可行的.     

基于DSP的自适应FIR滤波器设计与实现

介绍了基于TMS320VC5402DSP的自适应FIR滤波器的设计与实现。采用TMS320VC5402DSP芯片作为处理单元,设计并实现了自适应FIR滤波器,给出了硬件系统设计模块,软件系统设计流程图及相应的汇编代码。仿真结果和实现结果表明所设计的自适应FIR滤波器能很好的消除叠加在信号上的噪声。     

基于DA算法的FIR滤波器的FPGA实现

对于在数字信号处理,以专用DSP芯片设计有限长单位冲激响应(FIR)滤波器速度较慢的情况,提出一种基于分布式算法(DA)和现场可编程门阵列(FPGA)实现滤波器的优秀办法,并以一个16阶FIR滤波器在ACTEL公司的ProASIC3 A3P250芯片上实现为例说明了设计过程,实验结论表明:电路工作正常,数据实现满足设计要求.     

基于MA型分布式算法的高阶FIR滤波器设计及其FPGA实现

针对利用现有分布式算法在FPGA上实现高阶FIR滤波器时,存在资源消耗量过大和运行速度慢等问题,提出一种新型高阶FIR滤波器的FPGA实现方法。首先综合采用多相分解结构、流水线等技术对高阶FIR滤波器进行降阶处理,然后采用提出的基于二输入开关和加法器对的分布式算法结构(MA型DA结构)实现降阶后的FIR滤波器。利用ISE10.1在Xilinx Xc2vp30 7ff896 FPGA开发板上实现了一系列8阶到256阶的串行和并行结构FIR滤波器。实验结果表明,该方法有效地减少了系统的资源消耗,提高了系统的时序性能。     

一种基于多相带通结构的信道化滤波器算法

针对信道化滤波器要求运算速度快、消耗资源多、难以实时处理的突出问题，从多相滤波器，信道化滤波器的结构、原理和运算效率分析出发，推导了一种基于多相带通结构的信道化滤波器算法模型。这种算法将现有多相结构信道化滤波器模型中的低通设计改为带通设计，实现了复数乘法运算全部集中在带通滤波环节当中，并采用协调分级DFT算法的实现方案，大幅度节省了硬件资源，提高了运算效率，实现了信道化滤波器在通用FP—GA和DSP芯片中的实时处理，硬件仿真结果验证了算法模型的正确性和有效性。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

提出一种新的高阶FIR滤波器的FPGA实现方法。该方法运用多相分解结构对高阶FIR滤波器进行降阶处理,采用改进的分布式算法来实现降阶后的FIR滤波器。设计了一系列阶数从8到1 024的FIR滤波器,通过Quartus II 7.1的综合与仿真,以及在EP2S60F1020C4 FPGA目标器件上的实现结果表明,该方法能够有效地减少硬件资源的使用且满足高速实时性的要求。     

基于ADSP21060的并行信号处理系统设计

实时识别目标在现代高科技战争中具有重要军事意义。设计了一个由5片ADSP21060组成的并行处理系统。该系统采用基于环网的数据块处理策略,主DSP将数据分割为长度相等的块,并分配给各从DSP进行处理。以FIR滤波器并行算法为例,验证了本设计在运算速度方面显著优于单DSP系统。该设计可应用到对实时性能要求苛刻的军事领域。     

Realtime digital signal processing system using a parallel processing architecture

A low cost, high-speed, general-purpose ditigal signal processing system was constructed using the TMS32010 digital signal processor. The system was designed with simplicity, compactness, flexibility and expandibility in mind. A parallel processing architecture was adopted to achieve realtime performance. Four processors were used in the prototype system, but this can be expanded easily. Interprocessor data transfer and communications with the host computer are facilitated via a single common bus and a bank of shared memory. A one-dimensional digital FIR filter and a realtime FFT program were used to evaluate the performance of the system. In addition, a realtime spectrogram was implemented as an application example.     

A novel power efficient 0.64-GFlops fused 32-bit reversible floating point arithmetic unit architecture for digital signal processing applications

Floating point digital signal processing technology has become the primary method for real time signal processing in most digital systems presently. However, the challenges in the implementation of floating point arithmetic on FPGA are that, the hardware modules are larger, have longer latency and high power consumption. In this work, a novel efficient reversible floating point fused arithmetic unit architecture is proposed confirming to IEEE 754 standard. By utilizing reversible logic circuits and implementation with adiabatic logic, power efficiency is achieved. The hardware complexity is reduced by employing fused elements and latency is improved by decomposing the operands in the realization of floating point multiplier and square root. To validate the design, the proposed unit was used for realization of FFT and FIR filter which are important applications of a DSP processor. As detection is one of the core baseband processing operations in digital communication receivers and the detection speed determines the data rates that can be achieved, the proposed unit has been used to implement the detection function. Simulation results and comparative studies with existing works demonstrate that the proposed unit efficiently utilizes the number of gates, has reduced quantum cost and produced less garbage outputs with low latency, thereby making the design a computational and power efficient one.     

Power and delay efficient fir filter design using ESSA and VL-CSKA based booth multiplier

FIR filter plays a major role in digital image processing applications. The power and delay performance of any FIR filter depends on the switching activities between the filter coefficients (FCs) and its basic arithmetic operations (i.e., multiplication and addition) performed in the convolution equations. In this paper, a new FIR filter is designed using Enhanced Squirrel Search Algorithm (ESSA) and Variable latency Carry skip adder (VL-CSKA) based booth multiplier. The proposed ESSA algorithm selects an optimal FC by minimizing the switching activities of FC based on the ripple contents, power and Transition width parameter to meet the required specifications of FIR filter in the frequency domain. Also, the VL-CSKA based booth multiplier is proposed to reduce the delay of FIR filter with parallel addition of partial products (PPs). In this design, the VL-CSKA adders utilize variable size and compound gate-based skip logic to deduce the delay with low power. The proposed FIR filter is simulated in Xilinx working platform by developing Verilog coding. The simulation result shows that the proposed FIR filter outperforms the state-of-the-art FIR filters by consuming only 0.142 mW power with delay of 28.175 ns.     

罗兰C前端数字带通滤波器设计与实现

分析了罗兰C信号的特征,并根据信号特征决定选用FIR滤波器,利用MATLAB工具设计了满足滤波要求的高阶数字带通滤波器。详细研究了分布式算法的原理和分布式算法在FPGA上实现FIR数字滤波器的方法。最终采用改进的分布式算法在FPGA上实现了127阶FIR数字带通滤波器。利用实际采集的信号进行仿真和现场测试,结果均显示由该方法设计的滤波器性能良好,方法简单易行,相对于传统的乘累加结构不仅能节省硬件资源,而且可以改善数据处理速度,具有一定的推广价值。