基于Cilk++的遗传算法并行化改造实现

遗传算法是模拟生物进化过程的一种计算模型,在同一代种群间进行基因的选择、交叉和变异时,具有良好的并行性.遗传算法在实际的应用中,选取的种群数目往往比较大,处理的数据量巨大,因此算法性能比较低.目前,处理器已经进入多核时代,但传统的程序还是基于单核编写,程序性能并没有随着处理器数目增加而增加.因此,通过对遗传算法进行并行化改造,使得算法能够充分利用多核处理器资源,算法的性能大大提升.并行遗传算法的实现,符合未来多核程序设计的发展方向,有利于遗传算法更广泛的运用.     

产品信息

NI发布LaEW8.5版本,助您自在享受多核时代的到来美国国家仪器有限公司(National Instruments,简称NI)正式推出专用于测试、控制和嵌入式系统开发的LabVIEW图形化系统设计平台的最新版本—LabVIEW 8.5。基于NI近十年来在多线程技术上的投资,LabVIEW 8.5凭借其本质上的并行数据流特性,简化了多核以及FPGA应用的开发。随着处理器厂商通过并行多核构架获得性能上的提升,运行在这些新处理器上的     

面向多核处理器的视频编码并行加速算法综述

视频编码算法复杂度的提高,对处理器性能提出了更高的需求,多核处理器为媒体数据处理提供了有力的平台。分析了视频编码标准算法的特点,总结视频编码加速的方法,按照对称多核处理器、不对称多核处理器以及混合式多核处理器的分类,介绍基于多核处理器的并行视频编码设计方法以及典型例子;总结基于多核处理器进行视频编码设计可能遇到的问题,并指出了未来的研究方向。     

航空电子设备的一种多核高速处理平台设计

航空电子设备嵌入式平台从单核、双核发展到多核，将原来需要多个单核处理器才能实现的性能和处理能力整合到一个对称多处理架构内，提高系统集成度的同时减小了设备的体积、功耗。基于PowerPC高性能多核处理器T2080设计了一种多核高速处理平台，实现多核并行处理，提供对外多种可配置的高速接口。实际验证与工程应用表明，本平台可满足航空机载产品多种高性能处理应用需求。     

多核处理器构架的高速JPEG解码算法

实现基于多核处理器构架的JPEG解码算法;通过将JPEG算法并行化,在多个处理器核上并行处理,并针对多核处理器构架进行内存读取等方面的优化,可极大地提高JPEG解码算法的解码速度。实测表明,在4核集成的多核处理器上,JPEG图像的平均解码周期为单核处理器上的28％左右。     

NI发布LabVIEW8．5版本，提升FPGA开发和工业测量性能

2007年8月，NI正式推出专用于测试、控制和嵌入式系统开发的LabVIEW图形化系统设计平台的最新版本——LabVIEW8．5。基于NI近十年来在多线程技术上的投资，LabVIEW85凭借其本质上的并行数据流特性，简化了多核以及FPGA应用的开发。随着处理器厂商通过并行多核构架获得性能上的提升．运行在这些新处理器上的LabVIEW8．5可以提供更高的测试吞吐量、     

片上Trace辅助的嵌入式多核程序分析与调优

YHFT-QDSP是一款多核处理器,TraceDo是其实时片上追踪调试系统。本文首先将串行二维快速傅立叶变换算法(2D-FFT)并行化,映射于该多核处理器;并基于可视化的TraceDo系统,从多核程序同步及核间数据传输两个方面深入分析了并行2D-FFT程序行为;而后提出并实现了两种性能优化(调优)方案。实例研究表明,TraceDo系统可有效地提高嵌入式多核程序的开发效率。     

归一化互相关灰度图像匹配的多核信号处理器实现

为了满足图像处理对处理器性能的高要求,以基于灰度的归一化互相关(NCC)匹配算法为例,采用高性能、低功耗的多核数字信号处理器(DSP)系统,根据归一化互相关算法中模板图像在源图像中逐个像素搜索并计算相关性的特点,将搜索区域分成六个部分并使TMS320C6472的六个核并行搜索计算这六个区域,并在不同图像存储位置采用不同图像和模板大小实现了多核DSP归一化互相关图像匹配算法。实验结果表明,多核DSP具有作为数字信号处理器的高速信号和图像处理的特点,同时可以根据不同算法通过核间任务分配实现多核并行处理。对于归一化互相关灰度图像匹配算法,TMS320C6472六核DSP和单核DSP比较获得接近单核DSP六倍的性能,对于较大尺寸的图像和PC相比也具有一定的性能加速。     

多核处理器架构下面向监控的软件运行时验证方法研究

面向监控的软件运行时验证(Monitor-oriented Runtime Verification:MRV)方法可以有效的提高系统可靠性,但是在传统基于单核处理器架构的嵌入式系统中采用MRV方法会给目标系统性能造成较大的影响.本文对基于多核处理器架构的MRV方法进行了初步研究,分析并设计了在线验证、离线验证以及单监视器设计与多监视器设计等多种模式的MRV方法,给出了相应的MRV实现方案,并在几个开源项目中进行了MRV实例应用.实验数据分析表明,在不同模式下,基于多核处理器架构的MRV方法能够从不同程度上有效提高系统运行时验证的性能.本文工作为进一步设计有效的多核架构下MRV方法提供了基础.     

NI发布LaEW8.5版本，助您自在享受多核时代的到来

美国国家仪器有限公司（National Instruments，简称NI）正式推出专用于测试、控制和嵌入式系统开发的LabVIEW图形化系统设计平台的最新版本--LabVIEW8．5。基于NI近十年来在多线程技术上的投资，LabVIEW 8．5凭借其本质上的并行数据流特性，简化了多核以及FPGA应用的开发。随着处理器厂商通过并行多核构架获得性能上的提升，运行在这些新处理器上的LabVIEW8．5可以提供更高的测试吞吐量、[第一段]     

基于SoCLib平台的异构多核系统及性能测试分析

在如今这个信息技术高速发展的时代,嵌入式技术已经在国内各大领域中广泛被应用,并逐渐成为各种移动设备中最为主要的应用技术.由于Java有着非常多的优点,因此成为最近几年社会中广泛认可并且使用的一种编程语言.本文通过对多核处理器中仿真问题的讨论,对异构多核系统方面存在的相关问题进行了一次研究,并将其性能测试相关问题进行了分析.     

基于多核DSP处理器DM8168的视频处理方法

随着1080P高清视频以及4K超高清晰视频的普及和应用,基于传统单核DSP处理器的视频信息处理已有些力不从心。为此TI公司推出了一款专门用于高清视频处理的多核DSP处理器,它拥有4个不同类型的处理器,使得视频处理达到了一个更高水平。本文分析研究了该处理器的多核DSP结构及应用开发方法,并对多核间的协调工作及负载情况进行了测试分析。     

多核架构下的数据处理算法优化策略综述

多核处理器,尤其是单芯片多处理器(chip multi-processor,CMP)能够提供强大的共享内存的并行资源,然而单核处理器上的程序和算法并不能充分利用多核架构提供的并行计算资源,因此必须针对多核体系架构特点,对算法进行改进优化,提高算法的执行性能。以优化程序局部性、减少cache访问冲突、提高线程并行度、充分利用单指令多数据流(single instruction multipledata,SIMD)并行和带宽优化等几方面为出发点,归纳和分析了多核处理器上数据处理算法的相关优化策略,并对多核算法进行了总结评述。最后阐述了该领域亟待解决的诸多问题,展望了未来的研究发展方向。     

Taxonomy of Data Prefetching for Multicore Processors

Data prefetching is an effective data access latency hiding technique to mask the CPU stall caused by cache misses and to bridge the performance gap between processor and memory.With hardware and/or software support,data prefetching brings data closer to a processor before it is actually needed.Many prefetching techniques have been developed for single-core processors.Recent developments in processor technology have brought multicore processors into mainstream. While some of the single-core prefetching t...     

Resources Snapshot Model for Concurrent Transactions in Multi-Core Processors

Transaction parallelism in database systems is an attractive way of improving transaction performance.There exists two levels of transaction parallelism,inter-transaction level and intra-transaction level.With the advent of multicore processors,new hopes of improving transaction parallelism appear on the scene.The greatest execution efficiency of concurrent transactions comes from the lowest dependencies of them.However,the dependencies of concurrent transactions stand in the way of exploiting parallelism.In this paper,we present Resource Snapshot Model(RSM) for resource modeling in both levels.We propose a non-restarting scheduling algorithm in the inter-transaction level and a processor assignment algorithm in the intra-transaction level in terms of multi-core processors.Through these algorithms,execution performance of transaction streams will be improved in a parallel system with multiple heterogeneous processors that have different number of cores.     

基于多核并行的海量数据序列模式挖掘*

为了在多核处理器上充分利用多核资源以提升挖掘性能,提出了一种动态与静态任务分配机制相结合的基于多核的并行序列模式挖掘算法。该算法采用数据并行与任务并行相结合的策略,在各处理器核生成局部序列模式后,再与其他处理器核协同,以最终获得所有的全局序列模式。算法通过并行局部归约技术消除了局部序列的重复生成与计算,并可结合静态与动态任务分配机制解决处理器的负载不均衡问题。理论分析和实验都证实了该算法可有效利用多核计算平台及多核体系结构优势,具有较高的运行效率和加速比。     

Energy Efficiency of a Multi-Core Processor by Tag Reduction

We consider the energy saving problem for caches on a multi-core processor.In the previous research on low power processors,there are various methods to reduce power dissipation.Tag reduction is one of them.This paper extends the tag reduction technique on a single-core processor to a multi-core processor and investigates the potential of energy saving for multi-core processors.We formulate our approach as an equivalent problem which is to find an assignment of the whole instruction pages in the physical memory to a set of cores such that the tag-reduction conflicts for each core can be mostly avoided or reduced.We then propose three algorithms using different heuristics for this assignment problem.We provide convincing experimental results by collecting experimental data from a real operating system instead of the traditional way using a processor simulator that cannot simulate operating system functions and the full memory hierarchy.Experimental results show that our proposed algorithms can save total energy up to 83.93% on an 8-core processor and 76.16% on a 4-core processor in average compared to the one that the tag-reduction is not used for.They also significantly outperform the tag reduction based algorithm on a single-core processor.     

Exploring parallelization techniques based on OpenMP in H.264/AVC encoder for embedded multi-core processor

Recent advances in semiconductor technologies make it possible to integrate many processor cores in a small device package. The parallel execution capability of such multi-core processors can be exploited to enhance the performance of many traditional sequential applications. There have been numerous research activities to develop parallelization techniques using the OpenMp programming model, in order to speed up sequential applications such as the H.264/AVC codec, but mostly in the PC environment. Therefore, it is difficult to understand which parallelization technique fits well with the H.264/AVC encoder on an embedded multi-core architecture. In this paper, we present parallelization techniques applicable to the H.264/AVC encoder on ARM MPCore using the OpenMP programming model. Further, we propose an analytical model for the performance estimation of the H.264/AVC encoder, and we then verify the model accuracy by performing simulations using hardware/software co-verification tool. Our experimental results show that the parallelization techniques proposed in this paper for the embedded multi-core platform improve the encoder performance by up to 2.36 times, and that the parallelization technique exploiting data-level parallelism outperforms the one using task-level parallelism by 41%. It is also observed that balancing loads among processor cores is a critical parameter in achieving better scalability in the encoder.     

基于共享内存的多核时代数据结构研究

随着计算机硬件技术的发展,如今我们已经迈入了多核CPU时代.然而,作为软件核心的数据结构仍然是按照单核CPU和顺序型准则来设计的.在基于共享内存的多核时代,大量并发运行的线程会交替地修改数据,产生不可预期的结果,因而我们面临着严峻挑战.针对基于共享内存多核时代数据结构的相关研究进行综述.首先,对比了并发与并行的区别,归纳了基于演进条件(progress condition)的多核数据结构分类,对近年来学术界对各种类型并发数据结构的研究进行综述.在此基础上,剖析了并发数据结构设计和实现的关键技术,并从并发数据结构的开发流程、正确性验证等方面进行了归纳阐述.最后,基于这些讨论,对多核架构下并发数据结构未来的研究趋势和应用前景进行了展望.     

一种多核处理器直连接口QoS的设计与验证

多核处理器直接互连构建多路并行系统,一直是提高高性能计算机并行性的主要方式。主要研究多核处理器直连接口的QoS设计,通过直连接口完成跨芯片的Cache一致性报文有效、可靠传输,实现共享主存的SMP系统。详细阐述了直连接口各个协议层的QoS设计的关键技术,基于UVM方法学构建了可重用验证平台,模拟验证了QoS设计的正确性,移植到FPGA原型验证平台,顺利通过了测试。深入研究和实现处理器芯片直连技术,是提升高性能多路服务器的主流方向,具有良好的应用和研究前景。