低噪声高速全差分BiCMOS电荷泵锁相环设计

提出了一种高性能的低噪声高速电荷泵锁相环电路．电路采用全差分结构设计; 利用速度快、低功耗的CMOS和电流开关逻辑(CML)电路构成功能单元; 提出的差分电荷泵环路滤波器结构明显节省了芯片面积．整个电路采用0.6 μm BiCMOS工艺实现,并用Hspice进行仿真验证,结果表明锁相环电路功耗为77 mW,中心频率223 MHz,频率输出范围102~800 MHz,各项性能满足设计指标要求,并使芯片噪声、速度和功耗最优．     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

一种集成占空比校准的低杂散参考时钟倍频器

为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分频比有效降低了锁相环输出信号的相位噪声.针对由倍频器输入时钟占空比误差引起的参考时钟频率抖动及锁相环输出杂散恶化,该倍频器通过数控边沿调整技术在较大误差范围内进行占空比粗调,然后通过模拟占空比校准环路进行高精度占空比校准,两种校准方式根据所提出的占空比校准控制算法协同工作,在扩大校准范围的同时提高了校准精度.仿真结果证明可以将100 MHz输入参考时钟占空比误差从13.8%降低至0.007%,且倍频输出频率误差低至380×10~(-6).基于40 nm CMOS工艺对该倍频器进行流片验证,测试结果表明:该倍频器能够使锁相环输出信号的带内噪声降低约6.67 dB,量化噪声降低约5.61 dB,且占空比校准后,能够将锁相环输出信号频谱中距离载波1/2参考时钟频率偏移处的杂散降低约9.52 dB;通过倍频器对锁相环的参考时钟进行倍频能够有效降低锁相环的带内噪声和量化噪声,对倍频器输入时钟的占空比进行校准能够有效降低锁相环输出频谱中的杂散.     

具有高线性调谐特性的1.2 GHz CMOS频率综合器

基于0.18 μm RF CMOS工艺实现了一个1.2 GHz高线性低噪声正交输出频率综合器,该综合器集成了一种高线性低调谐灵敏度的低噪声LC压控振荡器;降低了系统对锁相环中其他模块的要求;基于源极耦合逻辑实现了具有低开关噪声特性的正交输出高速二分频,采用"与非"触发器结构实现了高速双模预分频,并集成了数控鉴频鉴相器和全差分电荷泵,获得了良好的频率综合器环路性能。对于1.21 GHz的本振信号,在100 kHz和1 MHz频偏处的相位噪声分别为-99.1 dBc/Hz和-123.48 dBc/Hz。该频率综合器具有从1.13~1.33 GHz的输出频率范围。工作电压1.8 V时,芯片整体功耗20.4 mW,芯片面积(1.5×1.25) mm2。     

增益恒定的数控振荡器设计

针对驱动能力可调的数控振荡器在输出频率范围内增益变化较大的问题,提出了一种电路设计方法,通过该方法设计出的数控振荡器结构具有增益恒定的特点。在SMIC 0.18 μm logic 1P6M CMOS工艺下设计并实现了一个采用该振荡器结构的数控锁相环,数控振荡器的面积为0.025mm2。实测数据表明,该数控振荡器输出的频率范围为76～208MHz。当锁相环输出208MHz高频时钟时,四分频后的峰峰值抖动为110ps,均方根抖动为14.82ps,数控振荡器的功耗为1.512mW。     

低相噪频率合成器中环路滤波器仿真研究

为了改善短波跳频电台中频率合成器的相位噪声特性,分析了DDS激励PLL式频率合成器中锁相环单元工作过程,基于ADI公司的PLL芯片ADF4001,就相位噪声问题对环路滤波器进行了设计.从带宽和相位余量出发,通过一种参数的近似算法,重新计算设定滤波器各种参数值,有效降低了滤波器相位噪声.最后用ADIsimPLL仿真软件对锁相环进行了仿真.结果表明：在70MHz输出时,经计算调整后的系统噪声性能比调整前优化可达0.79%,滤波器噪声性能的优化可达4%.有效改善了频率合成器的相位噪声特性.     

高灵敏度GNSS接收机频率合成器设计

为了提高全球卫星导航定位系统(GNSS)接收机的灵敏度,设计低相位噪声的小数频率合成器.通过分析灵敏度与相位噪声的关系,提出新的实现方案.该方案利用品质因数增强型可变电容减小压控振荡器(VCO)相位噪声,基于CMOS双D触发器单元的多模分频器和尾电流滤波的预分频降低带内相位噪声,充、放电流自校正且互补开关切换的电荷泵和带随机化抖动的Σ Δ调制器抑制杂散.该电路在0-18 μm CMOS工艺上实现.测试结果表明：提出的频率合成器能够接收所有的GNSS信号,输出的频率调谐范围达到58%,VCO增益变化小于±21%,当偏移频率为1 MHz时, 本振(LO)相位噪声低于-121 dB,最大功耗为117 mW.提出的小数频率合成器,已成功应用于高灵敏度GNSS接收机中,在GPS模式下灵敏度达到-157 dBm.     

有源二阶锁相环路滤波器设计

为了改善锁相环频率合成器的性能,对有源二阶锁相环路滤波器的设计方法进行了总结与归纳.根据环路滤波器传递函数和单环锁相系统传输函数,通过工程算法计算环路滤波器各个参数,分析了不同环路带宽和杂散因素等对环路滤波器设计的影响.以单环锁相环为例,对有源二阶锁相环路滤波器进行了设计,运用ADS软件进行仿真,对结果加以对比分析,证明该环路滤波器能使锁相环频率合成器满足低杂散、低相噪、快速锁定的性能要求.     

256MHz采样71dB动态范围连续时间ΣΔADC设计

宽带连续时间ΣΔ型数模转换器大量用于无线通信领域.设计了采用三阶4bit连续时间调制器架构.为降低时钟抖动的影响,采用不归零数模转换器反馈脉冲,通过引入半个时钟周期延时来改善环路异步问题,以补偿环路延时对性能的影响.还从电路、算法和版图方面来降低反馈数模转换器失配的影响.由于米勒补偿增加了电容而增大功耗,因此这里采用前馈补偿技术,设计了一款低功耗、高速的运算放大器.最后基于0.13μm工艺,在256MHz采样频率、1.2V电源电压下,在8MHz带宽内信噪失真比达到62.5dB和71dB动态范围,功耗为15mW.     

降低电荷泵锁相环频率合成器的杂散分析

为了改善锁相环频率合成器的杂散,分析了电荷泵锁相环频率合成器杂散的表征形式以及产生的原因,并提出了5种降低杂散的方法,最后通过ADS软件进行了仿真.仿真结果表明:在改变参数为原先的50%的情况下,减小分频比来降低杂散的效果最为明显,可以减小3.823 dB,而减少环路极点则相对弱一些,只减小了1.605 dB.在工程实践中借鉴这些方法可设计出符合杂散需求的频率合成器.     

用于谐波测量的非均匀同步采样时钟产生方法

为了消除谐波采样中的频谱泄露并降低电路实现代价,提出非均匀同步过采样时钟产生方法.该方法使用延时锁定环路产生非均匀时钟,控制谐波采样的过采样间隔.通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期,使非均匀过采样噪声位于模数转换器输出带宽之外,减小了采样噪声对谐波频谱的调制影响,保证了非均匀时钟是统计意义上跟踪基波频率的同步时钟.过采样和时钟的非均匀特性大幅简化了延时锁定环路的结构,所需延时单元个数从3×104减少到125.采样数据可以作为同步采样序列直接进行快速傅里叶变换运算,无需消除非均匀采样噪声和频谱泄露的操作.在使用1.6384 MHz参考时钟、基波频率为46～54 Hz的情况下,63次谐波范围内的谐波幅度和相位测量误差分别小于0.02%和0.031°.     

Multi-mode fractional-N synthesizer with a stabilized loop bandwidth

To solve the problem of stability of the multi-mode frequency synthesizer during mode transitions,a method of stabilizating the loop bandwidth is presented by means of calibrating the charge pump current according to the divider ratio. The method makes the variation of the loop bandwidth to be kept within a smaller range at different division ratios. A multi-mode fractional-N synthesizer adopting the method can work stably in seven modes of three positioning systems.Simulation results show that the variation of normalized I_CPK_VCO/ω_VCO in seven modes is in the range of -3.3％ and 3.3％. For each mode, the in-band and out-of-band phase noises are not larger than -93dBc/Hz and -119dBc/Hz, respectively. The setting time is less than 24μs. The total power consumption is 15.21mW at 1.8V voltage supply.     

一种超远程星-地频率相位同步系统

为了解决卫星与地面电子设备之间超远程的频率、相位同步问题,给出了一种基于锁相环技术的频率相位同步接收系统.根据锁相接收机的工作原理,对环路带宽与微波链路传输电平等关键参数进行了设计;基于星-地实际链路的实验方法,进行了验证.实验结果表明,系统锁相接收机的环路噪声带宽约为20 Hz,环路带内10 Hz处相位噪声为-116 dBc/Hz.该系统实现了36000 km星-地频率基准的实时精确相位同步,具备自适应多普勒频率跟踪能力.     

三阶卡尔曼滤波数字锁频环设计及性能分析

提出了一种基于三维卡尔曼滤波的三阶数字锁频环设计方法,并将该锁频环用于高动态GPS信号的载波跟踪。推导了卡尔曼滤波与数字锁频环之间的等效关系,给出了基于该方法设计的锁频环的等效噪声带宽闭式解,分析了环路的暂态性能和稳态性能。以暂态带宽和均方根频率跟踪误差为性能指标,对基于该方法设计的锁频环和固定增益的数字锁频环进行了仿真对比。结果表明,在具有相同稳态带宽的情况下,两种环路具有可比拟的动态和静态跟踪误差,但基于该方法设计的环路具有较高的初始捕获带宽,环路收敛时间大大降低。     

基于ADS仿真的P波段频综器设计与实现

针对某机载电子设备的需求,研制了低相噪、低杂散的P波段捷变频频综器.在提出频综器的总体设计方案的基础上,对P波段跳频基准模块的环路滤波器设计及杂散产生进行了探讨,运用ADS软件对P波段跳频基准模块的相位噪声、杂散及锁相时间进行了仿真设计,最后给出了工程实现结果.测试结果表明：各点单边带相噪总体优于110 dBc/Hz,杂散优于75 dBc,完全满足指标要求.     

基于二次微分的电力单相锁相环技术研究

传统的电力单相锁相环在离散化实现时会引入二次谐波问题,从而导致锁相环的精度降低。针对这一问题,提出了一种基于二次微分的二倍频消除方法,对电力锁相环输出的直流分量二次求导,然后和开始的输出进行累加,抵消输出直流分量中所含的二次谐波分量。最后,通过仿真,与传统采用低通滤波器消除二倍频分量的方法进行了对比,仿真结果验证了采用二次微分方法的可行性和有效性。     

锁相跳频源的极值相位裕量设计法

针对电流型电荷泵PLL频率综合器芯片,提出一种称为极值相位裕量的无源环路滤波器方案和设计方法。使PLL频率合成器成为2型(3~4)阶环;论证了设计公式,并用良好设计方法研制了一个L波段的跳频源。该跳频源在相位噪声、调频速度和杂散抑制等方面的性能指标较高。     

Ka波段全相参雷达收发射频前端系统组件研制

提出了一种Ka波段全相参雷达收发前端电路的设计方法,该设计方法综合考虑了收发变频本振(频综)和收发射频前端电路的特点和设计要求,对上/下变频的频率分配进行优化规划,充分利用了直接数字频率合成(DDS)、锁相环(PLL)和FPGA等的优点,从而既降低本振的实现难度,又可在频谱纯度(相噪和杂散水平)与变频时间等关键技术指标上得到了较高的综合表现。基于此,研制实现了一款性能优良的Ka波段全相参雷达收发前端系统组件,该组件已成功地应用在某Ka波段全相参雷达系统中。实测结果表明:当S/C波段的PLL本振源最小步进15 MHz、带宽480 MHz时,发射端杂散电平小于-65 dBc,接收端杂散小于-70 dBc,相噪水平优于-94 dBc/Hz@1 kHz,系统最大变频(频差480 MHz)时间小于15 μs。     

多芯片小数分频锁相环输出信号相位同步设计

为了在多通道射频（RF）通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环（PLL）相位同步,提出小数分频PLL输出信号相位同步算法. 设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡器（NCO）产生的参考信号经三角运算的结果,以消除高次谐波分量,并有效降低相位差计算结果的误差. 根据相位差的计算结果反馈调节PLL内 delta-sigma 调制器(DSM)输入的小数分频比,线性调整PLL输出信号的相位,实现多个PLL输出信号相位与参考信号相位同步. 通过仿真验证算法的正确性,且最终相位同步后的相位误差为0.35°,完成同步所需的时间为210 ms.     

锁相倍频器的相位抖动及其抑制措施

定量分析了数字式锁相倍频器输出信号的相位抖动 .针对抖动产生的两个主要原因 ,在环路前和环路中分别插入窄带滤波器和辅助环路滤波器 .此外 ,利用一个基本的锁相环路作为跟踪式相位滤波器 ,可进一步提高锁相倍频器输出的频谱纯度