一个自偏压互补折叠式共源共栅放大器的设计

对传统CMOS折叠式共源共栅运算放大器进行分析和总结,利用自偏压互补折叠技术实现了一种高性能CMOS自偏压互补折叠式共源共栅运算放大器。这个设计消除了6个外部偏置电压,减小了供电电压,并且提高了输出摆幅和开环增益,同时,使用这个方案还可以使芯片面积、功耗、偏置部分对噪声和串扰的灵敏度降低,最后描述了设计过程并给出了设计的仿真结果,证实该结构的可行性。     

一种高增益带宽积高摆率运算跨导放大器

运算放大器(OTA)是模拟和混合信号集成电路中重要的构成模块，在各类电路中有着广泛的应用，人们希望运算放大器能以低电源电压运行的同时保持高增益带宽积，这就对运算放大器的性能提出了一定的要求，对此，基于折叠式共源共栅结构提出了一种高增益带宽积高摆率的运算跨导放大器。该OTA基于0.18μm CMOS工艺设计，电路主要包含自适应偏置电路、反馈回路、折叠式共源共栅运算放大器等模块，利用自适应偏置电路代替差分输入对的尾电流源，提升动态电流和增益带宽积，通过反馈回路进一步提升电路性能。利用Cadence软件对电路进行仿真，仿真结果表明，在其他指标变化不大的前提下，该运放的增益带宽积和摆率相较于传统的折叠式共源共栅结构分别约提升了9倍和10倍。     

一种用于开关电容电路的高性能运算放大器

设计了一种高性能BCMOS全差分运算放大器.该运放采用复用型折叠式共源共栅结构、开关电容共模反馈以及增益增强技术,在相同功耗和负载电容条件下,与传统CM0S增益增强型运算放大器相比,具有高单位增益带宽、高摆率及相位裕度改善的特点.在Cadence环境下,基于Jazz 0.35μm BiCMOS标准工艺模型,对电路进行Spectre仿真.在5 V电源电压下,驱动6pF 负载时,获得开环增益为115.3 dB、单位增益带宽为161.7 MHz、开环相位裕度为77.3°、摆率为327.0 V/μm、直流功耗(电流)为1.5 mA.     

音频功放芯片中AB类输出运放的设计

采用0.6μm DPDM工艺,设计出一款在静态功耗、失调电压、输出摆幅、输出功率、THD、速度和带宽等各方面性能都比较优良的AB类CMOS输出运算放大器,其主要应用于音频功放芯片。采用推挽式功率管输出,其主体部分采用折叠式共源共栅差分电路结构,偏置部分采用外部电流源供电,并使用共源共栅电流镜结构。供电电压为3~5 V,在5 V下的静态功耗为6 mW。能驱动32Ω耳机,其最大输出功率是90 mW。仿真结果表明,电路性能优良。     

改进型循环折叠共源共栅放大器的分析与实现

本文分析并实现了一种改进型循环折叠共源共栅放大器（IRFC）。本文分析了IRFC并将其与循环折叠共源共栅放大器（RFC）和传统折叠共源共栅放大器（FC）进行了比较,并证明IRFC能显著提升跨导、压摆率和噪声性能。放大器由0.13微米工艺实现,测试结果表明在相同功耗和面积的条件下,IRFC的单位增益带宽和压摆率是FC的3倍,并且是RFC的1.5倍。     

一种低功耗高增益复合共源共栅放大器

基于TSMC 0.25 μm工艺,设计了一种复合共源共栅两级CMOS运算放大器.与传统CMOS运算放大器相比,该运放利用MOS管工作在弱反型区时跨导较大、工作电流较小的特点,有效提高了运放的增益,同时降低了功耗,提高了输出电压摆幅.运放结构简单,降低了补偿难度,3.5 pF的补偿电容就可以支持运放稳定工作.仿真与实验数据表明,设计的运算放大器直流增益可达110 dB以上,功耗为110 μW.     

一款适用于高速读出电路的输出级运算放大器设计

〖JP+1〗CMOS运算放大器是红外探测器系统读出电路的重要模块,其性能直接影响红外读出电路性能。本文设计了一款适用于高速读出电路的输出级运算放大器,在负载电阻100 kΩ,负载电容25 pF的条件下,使读出电路的工作频率大于20 MHz。输出级运算放大器由折叠共源共栅差分运放和甲乙类推挽反相运放级联构成。折叠共源共栅差分运放可以实现电路高增益、大输出电压范围和高输出阻抗,同时可以有效减小放大器输入端的米勒电容效应。甲乙类推挽反相运放具有高电压电流转换效率,可以灵活地从负载得到电流或者向负载提供电流,实现高电流增益,驱动大负载。两级运放之间通过米勒电容实现频率补偿,保证运放的稳定性。本文设计的高速输出级运算放大器基于SMIC 018μm工艺设计,最终实现指标:功耗不大于10mW,运放增益>84dB,相位裕度79°,单位增益带宽>100 MHz,噪声78 μV(1～500 MHz),输出电压范围1～5 V,建立时间<15ns。通过设计高速输出级运算放大器,红外读出电路的读出速率和帧频得到有效提高。     

用于Sigma-Delta调制器的低电压跨导运算放大器

跨导运算放大器是模拟电路中的重要模块,其性能往往会决定整个系统的效果.这里设计了一种适用于高阶单环Sigma-Delta调制器的全差分折叠式共源共栅跨导运算放大器.该跨导运算放大器采用经典的折叠式共源共栅结构,带有一个开关电容共模反馈电路.运算放大器使用SIMC 0.18 μm CMOS混合信号工艺设计,使用Spectre对电路进行整体仿真,仿真结果表明,负载电容为5 pF时,该电路直流增益可达72 dB、单位增益带宽91.25 MHz、相位裕度83.35°、压摆率35.1 V/μs、功耗仅为1.41 mW.本设计采用1.8 V低电源电压供电,通过对电路参数的优化设计,使得电路在低电压条件下仍取得良好的性能,能满足Sigma Delta调制器高精度的要求.     

共源共栅两级运放中两种补偿方法的比较

给出了两种应用于两级CMOS运算放大器的密勒补偿技术的比较,用共源共栅密勒补偿技术设计出的CMOS运放与直接密勒补偿相比,具有更大的单位增益带宽、更大的摆率和更小的信号建立时间等优点,还可以在达到相同补偿效果的情况下极大地减小版图尺寸.通过电路级小信号等效电路的分析和仿真,对两种补偿技术进行比较,结果验证了共源共栅密勒补偿技术相对于直接密勒补偿技术的优越性.     

一种高CMRR和PSRR的共源共栅放大器

针对传统运算放大器共模抑制比和电源抑制比低的问题,设计了一种差分输入结构的折叠式共源共栅放大器。本设计采用两级结构,第一级为差分结构的折叠式共源共栅放大器,并采用MOS管作为电阻,进一步提高增益、共模抑制比和电源电压抑制比;第二级采用以NMOS为负载的共源放大器结构,提高增益和输出摆幅。基于LITE—ON40V1．0μm工艺,采用Spectre对电路进行仿真。仿真结果表明,电路交流增益为125．8dB,相位裕度为62.8°,共模抑制比140．9dB,电源电压抑制比125．5dB。     

CMOS CCII– based on modified dual output-OTA for high frequency applications

A negative CMOS second generation current conveyor (CMOS CCII–) based on modified dual output CMOS folded cascode operational transconductance amplifier (CMOS DO-OTA) is presented. The proposed folded cascode CMOS DO-OTA with attractive features for high frequency operation such as high output impedance, wide bandwidth, high slew rate, with low power consumption is used in the realisation. The proposed CMOS DO-OTA and CMOS CCII– with high performance parameters can be used in many high frequency applications. The proposed CMOS CCII– achieves 1.37 GHz (?3 dB BW), 1.8 ns settling time, 48 V/μs slew rate, and low power consumption around 3.25 mW for ±2.5 V supply. P-Spice simulation results are included for 0.5 μm MIETEC CMOS technology.     

一种新型高速CMOS全差分运算放大器设计

设计了一种基于流水线模/数转换系统应用的低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构与一种新型连续时间共模反馈电路相结合以达到高速度及较好的稳定性。设计基于SMIC 0.25μm CMOS标准工艺模型,在Cadence环境下对电路进行了Spectre仿真。在2.5V单电源电压下,驱动0.5pF负载时,开环增益为71.1dB,单位增益带宽为303MHz,相位裕度为52°,转换速率高达368.7V/μs,建立时间为12.4ns。     

一种增益和摆率提升的电流镜运算放大器

提出了一种应用于低压低功耗电路的新型电流镜运算放大器。该运算放大器在传统电流镜运算放大器结构的基础上,在输入级增加电流复用模块,在输出级增加动态调控单元,提升了电路的增益和摆率,且不产生额外的静态功耗,不影响电路的稳定性。在UMC 28 nm CMOS工艺下进行设计和验证。仿真结果表明,在1.05 V电源电压下,与传统电流镜运算放大器相比,该运算放大器的摆率提高了11倍,增益提升了20 dB。     

一种增益提升和摆率增强的电流镜放大器

针对低压低功耗条件下传统电流镜运算放大器电压增益和摆率严重降低的问题,提出了一种新型增益提升和摆率增强的CMOS电流镜放大器,并对其小信号增益和摆率进行了详细分析。理论分析表明,在不影响单位增益频率和相位裕度等小信号特性的同时,极大地提高了增益和摆率。仿真结果表明,与传统的CMOS电流镜放大器相比,该新型CMOS电流镜放大器的增益提高了15 dB,正、负摆率分别提高到传统放大器的146倍和187倍。     

A 1-V BiCMOS rail-to-rail amplifier with n-channel depletion modeinput stage

A BiCMOS rail-to-rail operational amplifier capable of operating from supply voltages as low as 1 V is presented. The folded cascode input stage uses an nMOS depletion mode differential pair to provide rail-to-rail common mode voltage range while typically requiring only 40 fA of input bias current. The bipolar transistor differential-to-single-ended conversion network employs a low-voltage base current cancellation technique which provides high input stage voltage gain from a l-V supply yet allows a 3-V/μs slew rate capability. The bipolar transistor output stage uses a low-voltage translinear loop which maintains a low impedance signal path to the output common emitter power devices. This circuit topology enables the amplifier to achieve a 4-MHz bandwidth with 60° of phase margin. The output voltage can swing to within 50 mV of each supply rail. An “on-demand” base current boost technique will be presented which can provide up to 50 mA of output drive capability from a 5-V supply, yet consumes only a few microamps when the output is in the quiescent state. A low voltage level shift technique will be described which uses an n-channel depletion mode source follower to provide isolation between the input and output stages     

下截止频率1.3～244Hz可调带通VGA设计

采用电压控制的伪电阻结构,设计了一款具有超低频下截止频率调节功能的带通可变增益放大器(VGA),由于该结构具有可调节超大的等效电阻和反馈电容使VGA的下截止频率可以调节.提出了一种改进的甲乙类运算跨导放大器(OTA)结构,采用新颖的浮动偏置设计,在满足高压摆率的条件下,有效提高共源共栅结构的电压输出范围.将伪电阻用于OTA的共模反馈,克服了阻性共模检测结构负载效应的问题.该VGA电路采用TSMC 0.18 μm标准工艺设计和流片,测试结果表明,1.2V电源电压下,其下截止频率调节范围为1.3～ 244 Hz,增益为49.2,44.2,39.2 dB,带宽为3.4,3.9,4.4 kHz,消耗电流为3.9 μA,共模抑制比达75.2 dB.     

A feedforward technique with frequency-dependent current mirrorsfor a low-voltage wideband amplifier

A feedforward technique using frequency-dependent current mirrors for a low-voltage wideband amplifier is presented. In the conventional single-stage wideband amplifiers, the folded cascode structure is used. However, the common-gate transistor requires an additional V_{DS sat} and reduces the available output voltage range. In this study the cascode structure is avoided; instead, a frequency-dependent current mirror, whose input impedance becomes higher for a higher frequency, is used to form the feedforward path from the input of the current mirror with a feedforward capacitor. This technique is effective to improve a 100 MHz-1 GHz frequency characteristic of the amplifier. The amplifier has been fabricated using the standard 0.8 μm CMOS process. The phase margin is improved from 46-66° without sacrificing the unity gain frequency of 133 MHz compared with the amplifier without this technique. The amplifier operates at 2.5 V power supply voltage and consumes 12 mW     

Double recycling technique for folded-cascode OTA

Presented is a double-recycling folded cascode (DRFC) operational transconductance amplifier (OTA), demonstrating another phase of significant performance enhancement over the existing folded cascode, recycling folded cascode and improved recycling folded cascode counterparts. Theoretical treatments and computer simulations under the same 65 nm CMOS technology justify fairly the merits of the proposed DRFC OTA.     

基于LDO电压调整器的带隙基准电压源设计

设计一款应用于电压调整器（LDO）的带隙基准电压源。电压基准是模拟电路设计必不可缺少的一个单元模块,带隙基准电压源为LDO提供一个精确的参考电压,是LDO系统设计关键模块之一。本文设计的带隙基准电压源采用0.5μm标准的CMOS工艺实现。为了提高电压抑制性,采用了低压共源共栅的电流镜结构,并且在基准内部设计了一个运算放大器,合理的运放设计进一步提高了电源抑制性。基于Cadence的Spectre进行前仿真验证,结果表明该带隙基准电压源具有较低的变化率、较小的温漂系数和较高的电源抑制比,其对抗电源变化和温度变化特性较好。     

1-V power supply CMOS cascode amplifier

We design a folded cascode operational transconductance amplifier in a standard CMOS process, which has a measured 69-dB DC gain, a 2-MHz bandwidth, and compatible input- and output voltage levels at a 1-V power supply. This is done by a novel, current driven bulk (CDB) technique, which reduces the MOST threshold voltage by forcing a constant current though the transistor bulk terminal. We also look at limitations and improvements of this CDB technique