HDTV视频编码器系统子图分割并行处理单元的设计与实现

设计了遵循MPEG-2MP@HL压缩标准的HDTV视频编码器基于水平条状分割系统方案的协议结构、实现模型和控制流程，同时也提供了后端并行编码的各子编码器压缩子码流合成的实现机理。分割并行处理方案必须处理两个关键问题：子图序列编码及拼接的同步、子图压缩码率的分配。本文着重就前者的设计实现进行了详细分析,根据设计的分割方案定义了特定的图像数据接口协议，确保从基本物理层结构到应用层规范都符合HDTV视频编码器的性能。同时在尽可能满足图像质量一致性的基础上，基于几种码率分配策略提供了系统测试结果。     

基于嵌入式Linux的HDTV码流发生器

该介绍的HDTV播放系统是在μClinux—Coldfire操作系统下，以Coldfire5307为主控制器控制硬盘进行HDTV码流读写的。该系统作为解码器的前端，可以实现HDTV码流适时播放的功能。该重点阐明基于32位微控制器的高清码流播放机的硬件设计和软件编程。     

基于8位微控制器控制硬盘进行HDTV码流读写

介绍用C8051F015微控制器控制硬盘进行HDTV码流存取的高清码流回放机的硬件设计和软件编程。该系统作为解码器的前端,可以实现HDTV码流的适时回放。     

HDTV视频编码器码流合成单元的设计与实现

提出了一种基于水平条状分割的高清晰度电视视频编码器码流合成单元的设计与实现方法。高清晰度电视视频编码器首先将输入团像水平划分为6个子图像，每个子图分别使用标准清晰度编码专用芯片编码。本文设计实现的码流合成单元可将这6路标准清晰度视频编码芯片输出的码流拼合成为一路符合MPEG—2MP＠HL规范的ES流，在提取各路于码流编码参数的基础上计算码流合成后的编码参数，并写入新码流的相应位置，最后插入PES包头数据，并完成PES打包。合流完成后的编码数据以均匀速率输出。实验结果显示，该单元工作稳定可靠，电路结构简单，重建图像可以保持较高质量。     

基于CPLD的智能安防报警系统发射模块设计

针对智能安防报警系统要求高可靠性、抗干扰能力强、体积小、便于调试的特点,设计了一种基于CPLD的无线安防报警系统的发射模块电路;该模块充分利用CPLD内部的数字逻辑资源,对各控制模块电路采用分层设计;当发射模块接收到警情信号后,通过移位编码器把警情及报警点地址的双重信息转换为密勒码,经调制由TH7108发射芯片以915MHz的频率发射出去,发射端从而可以实现快速发射防区的警情地址及警情信号,实现了警情和报警点地址传输的间歇发射。     

基于GPS的IRIG-B直流码编码器设计

以CPLD可编程逻辑器件作为主功能芯片,设计了IRIG-B直流码编码器的总体结构.采用状态机解析GPS码流的时间信息,用VHDL硬件描述语言设计CPLD内部硬件电路,经过编译和仿真得到正确的的IRIG-B直流码波形.最后,设计并制作了IRIG-B直流码编码器的硬件电路,得到了结构简单、功耗低、经济廉价的IRIG-B编码器.     

基于ADSP2187的HDTV音频编码器系统

设计并实现了基于ADSP2187处理器的高清晰度电视信源编码系统中的音频编码器。编码器由实时编码和PES打包构成，实时编码完成立体声数字音频的编码压缩，压缩的码流符合ISO／IEClll83-3MPEG-2标准，同时还接收Dblby AC—3ES流输入。PES打包完成MPEG-2与AC-3ES流的PES打包。文中阐述了编码器的工作原理及设计思想，描述了该编码器硬件系统结构，分析了硬件设计的时序。     

高速RS(31,15)编码器的IP核设计

在现代移动通信系统中,RS码得到广泛应用,它除了有很强的纠正随机错误能力外,还非常适合于纠正突发错误.本文设计的是应用于具有瑞利衰落信道的移动通信系统中的RS(31,15)编码器. RS编码器IP核设计的难点是提高编码电路的编码运算速度.本文采用基于多项式乘法理论的GF(25)上5位标准基乘法器,并对其进行优化,提高了编码电路中乘法器模块的运算速度,从而解决了运算速度慢的问题,同时使用VerilogHDL语言和QuartusⅡ软件,设计了RS(31,15)编码器,通过仿真及硬件测试验证了设计的正确性.     

基于FPGA的HDTV视频存储的设计与实现

介绍了视频存储所采用的基本方法，分析了FAT32文件系统的基本原理。针对HDTV视频码流数据量大、传输速率高的特点，在硬件上采用了AVR单片机和FPGA相结合的方法，实现了在没有操作系统的情况下对视频码流的硬盘存储，并给出了相关的软件实现。     

数字电视编码器测试系统

针对当前数字电视编码器测试系统短缺的情况，提出了一种兼具通用性和灵活性的数字电视编码器测试系统的方案。该测试系统基于工控机的PCI总线开发，最高传送测试码流速率达27Mbyte/s。该测试系统在高清晰度电视编码器的调试中发挥了重要的作用，并可用于其他类型的数字电视编解码器的测试。     

多声道音频编码AC-3算法原理

数字音频压缩标准AC-3算法已在广泛领域得到应用，如DVD，HDTV等，是发展家庭影院的主要技术之一。简要介绍AC-3算法的特点，帧结构及其编、解码原理，并指出对其相关技术进行研究的必要性。     

活动性分析在HDTV子编码器码率分配中的应用

由于现存硬件条件的局限,高清晰度电视视频编码器的硬件实现只能通过数片ＳＤＴＶ级的编码芯片来完成,其子编码器的码率分配会影响整个编码的图像编码质量。实验表明,平均分配码率存在着子图的码率分配与其活动性不匹配的弊病,为此,提出了一种基于活动性分析的码率分配方法。对Ｂａｓｋｅｔｂａｌｌ,Ｓｋｉ及Ｈｈｃ序列的软件模拟结果显示,该方法提高了图像编码质量的一致性,使得各重建子图的ＲＰＳＮ差值变小。     

基于应用层组播的高清流媒体直播原型系统的实现和测试

将应用层组播技术应用在高清流媒体直播系统中,设计并实现了一个支持大并发、高性能、小延时的高清流媒体直播原型系统,同时创造性地提出了分布式时移技术并集成在系统中,使用户能随时收看直播或延时直播的节目。该系统在2006年夏世界杯期间在复旦大学校园网内进行了长达一个多月的大规模测试,最高在线人数460。测试数据表明该系统很好地解决了服务器出口带宽瓶颈以及普通P2P技术延时较长等缺点,为国家科技部重点项目高清电视的直播系统提供了一条可行的技术方案。     

光电轴角编码器在飞行仿真伺服系统中的应用

介绍了一种将光电轴角编码器用于飞行仿真伺服系统设计的新方案,并给出了系统的实现方法。阐述了光电轴角编码器的编码解算原理,研究设计了一种四倍频判向调理电路,飞行仿真伺服控制系统整体结构采用三闭环控制。实验测试结果表明:设计的光电轴角编码器及其四倍频判向调理方案的伺服系统具有控制精度高、稳定性好、鲁棒性强等优点。     

SuperENC: MPEG-2 video encoder chip

Thanks to increased market acceptance of applications such as digital versatile disks (DVDs), HDTV, and digital satellite broadcasting, the MPEG-2 (Moving Picture Experts Group-2) standard is becoming widely used. The MPEG-2 video standard, established in 1934, provides for a high-quality video compression format that, through high bit rates and frame rates, yields high-resolution video images. Emerging multimedia applications, such as digital versatile disk and high-definition television, demand higher quality video than ever before. In response, our MPEG-2 video encoder chip supports multiple profiles and levels     

High-performance JPEG 2000 encoder with rate-distortion optimization

An 81 MSamples/s JPEG 2000 single-chip encoder is implemented on 5.5 mm/sup 2/ area using 0.25-/spl mu/m CMOS technology. This IC can losslessly encode HDTV 720p resolution at 30 frames/s in real time. Three techniques are adopted: line-based discrete wavelet transform, parallel embedded block coding, and precompression rate-distortion optimization. The line-based discrete wavelet transform achieves the minimum external memory access, while the internal memory is reduced by a proper memory access scheme. The parallel embedded block coding increases the throughput and reduces the memory bandwidth with similar hardware cost comparing to conventional architectures. By accurately estimating bit rates, the precompression rate-distortion optimization reduces the required computational power and processing time of the embedded block coding since the code-blocks are truncated before compression. Experimental results show that this encoder has the highest throughput with the smallest area compared with other designs in the literature.