判定有效时序重构变换存在的时序约束条件

讨论了时序重构优化的基本概念和算法,在改进的同步时序电路有向图表示的基础上,提出了一种判定有效时序重构变换在时序约束条件的精确生成方法,结果表明在是的有向图基础上运用此方法的时序重构化优化算法能够得到比以前的算法更加优化的时钟周期。     

线性规划在时序电路中的应用

针对ＡＳＩＣ的逻辑综合典型过程中结构级优化后出现的时钟歪斜、时序混乱现象，分析了电路的结构。运用线性规划方法解决了逻辑综合中同步时序电路的优化和组合逻辑电路优化的问题。为逻辑综合中时序正常的运行提供了最佳方案。     

基于多项式符号运算的时钟周期确定新方法

采用多项式符号代数理论建立了包含时序元件的整个同步时序电路的统一多项式符号描述形式,并采用WGL(weighted general lists)模型进行多项式的符号运算.在时序电路统一多项式描述和及其WGL运算的基础上,通过对有限状态机的简化比较,提出一种完全考虑周期的时序特性的时钟周期确定算法.该方法打破了传统上认为时钟周期要不小于实际传输延迟的认识;通过对多种现有方法的实验比较,该方法可以在不增加计算复杂度的情况下比现有方法找到更精确的时钟周期;实验还表明电路正常工作的时钟周期可以在不使用流水的情况下比实际传输延迟小很多.     

时序基准电路S344可测性设计

以时序电路的可测性设计方法为主要研究内容,针对时序电路中由于时序元件的可观测性和可控制性比较差,导致测试生成难度较大,并且存在影响测试故障覆盖率的问题。以固定型故障模型的检测为研究基础,通过对时序电路进行扫描测试技术的可测性设计,解决时序电路中内部节点难以测试的问题。设计实现的目标是以尽可能少地插入可测性设计的硬件逻辑,提高被测时序电路的故障覆盖率。     

基于粒子群算法的数字集成电路时序测试方法

数字集成电路技术随着科学技术的发展逐渐进步,数字集成电路时序测试是数字集成电路控制的重要部分,传统的数字集成电路时序测试方法的测试生成时间较长,无法满足目前的应用需求,因此,研究了基于粒子群算法的数字集成电路时序测试方法。生成数字集成电路时序测试评价指标,构建数字集成电路时序测试模型,基于粒子群算法进行时序电路初始化处理,从而实现数字集成电路时序测试。实验结果表明,设计的数字集成电路时序测试方法的测试生成时间较短,测试效率较高,具有一定的应用价值。     

TTE时间同步协议关键算法研究和仿真分析

针对一种用于安全关键领域的实时网络协议——时间触发以太网(time triggered ethernet,TTE),分析研究TTE的时钟同步协议,对时钟同步流程以及协议涉及到时序保持算法、集中算法、时钟同步算法进行研究和分析. 建立网络交换机和节点机的模型,构建时间触发网络通信仿真平台,对时间触发以太网时钟同步协议进行仿真分析,验证了该时间同步算法能完成时间同步,并且精度保证在95 ns以内.     

数字短波阵列天线的时钟同步算法

针对阵列天线端数字采样时钟的同步问题,提出一种高精度的时钟同步算法。在PTP同步协议的基础上,通过对时钟脉冲的上升沿和下降沿检测提高时间戳精度。基于FPGA设计了以双边沿检测算法为核心的时钟同步电路,并搭建仿真平台对算法进行验证。仿真结果表明,该算法能对短波阵列天线输出的阵列信号进行高精度的同步采样。     

基于FPGA的精确时钟同步方法

为实现分布式系统高精度同步数据采集和控制的实时性要求，提出了一种基于工业以太网的分布式控制系统时钟硬件同步方法.基于高速数字逻辑硬件方法解析IEEE1588时间同步协议，采用硬件描述语言（VHDL）和现场可编程逻辑门阵列（FPGA）设计时间戳截获、晶振频率补偿、时钟同步算法等模块，为嵌入式实时控制系统构架高精度的硬件时钟同步方案，该方法解决了传统的基于嵌入式软件的时钟同步方案中时间戳不稳定、同步精度低等问题.对基于工业以太网的分布式控制系统进行了动态测试验证，实际测试数据表明系统各节点达到了亚微秒级的时钟同步精度，长期运行结果验证了系统同步精度的稳定性.     

基于PTP的无线分布式测试系统时钟同步研究

时钟(PTP)的发布使得分布式测试系统时钟同步精度大大提高,让各个传感器、执行器以及其它终端设备能够共享同一时钟基准,并能够精确保证不同终端的时钟同步质量。该文提出了无线分布式测试系统的网络拓扑结构,阐述了PTP时钟同步的过程,分析了PTP时钟同步调节算法的改进。通过MATLAB仿真给出了无线分布式测试系统典型网络拓扑下的PTP时钟同步的精度性能,引入偏移估计和斜率补偿,进一步提高了时钟同步的精度。     

FPGA设计中的同步设计

在FPGA设计中,时序设计是一个系统性能的主要标志,同步设计是实现设计目的关键。建立模型,进行功能性分析是前奏;建立起来的模型要想正确在FPGA内布线,所有的逻辑关系必须是同步运行。时钟同步要求所有事件的发生都是以同一时钟的边沿作为标准,所有进入FPGA内部的信号要尽可能用相应的时钟网络来同步。     

同步时序电路设计新方法

本文在研究具有冗余态的同步时序电路的自启动问题的基础上,提出同步时序电路的设计新方法。它不仅适合于具有冗余态的同步时序电路的设计,也适合于完全确定的同步时序电路的设计。新方法的特点在于,直现、简捷、更易于求得能自启动的最简逻辑函数。     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

时序电路设计中的状态指定及状态转换

文章分析了时序电路内部状态的含义,在此基础上给出了时序电路设计中状态指定的规律方法。这个方法将同步时序电路与异步时序电路设计中的状态指定统一起来。这种方法还可以一次给出最简的状态设置,因而省去了通常的状态化简步骤。对于与状态指定概念上密切相关的状态转换,本文也作了些论述。     

一个时序电路设计实例分析

通过一个实例分析,介绍了同步时序逻辑电路设计的过程,并用实验方法对设计结果进行验证和分析,希望验证结果能对各位有所启发和帮助.     

数字电路逻辑模拟软件DCLSS的研究与实现

为了能够在微机上用软件实现不依赖于特定实验装置的数字电路实验 ,开发了基于Windows环境下的数字电路逻辑模拟软件DCLSS .软件采用图形输入方式 ,元件模型为五值、三强度及上下跳变延迟 ,模拟算法采用表驱动方法、时间映射方式、门级和功能级混合模拟 .该软件能够模拟组合逻辑电路、同步和异步时序逻辑电路及部分GAL等可编程逻辑元件组成的电路 .并重点介绍了软件所采用的元件模型及模拟算法     

改进Tent混沌序列的数字电路BIST技术

针对目前数字电路规模变大,测试困难的特点,提出了一种基于改进Tent混沌序列的数字电路BIST技术.采用改进混沌Tent映射模型构建硬件电路并产生具有白噪声特性的"0-1"随机序列作为数字电路的自动测试生成图形,利用CRC特征电路分析输出响应,并得到混沌序列的测试响应特征码,通过特征码的不同来检测故障.研究表明,本文方法易于BIST技术实现,相比于普通M序列性能优越,能够得到更高的故障检测率和故障隔离率,适合于FPGA等大规模可编程逻辑电路的自动测试.     

同步和异步时序电路设计的简便方法

本文讨论了同步和异步时序电路中激励和触发信号间的关系，介绍了同步和异步时序电路的统一设计方法．     

异步时序电路设计方法的探讨

提出一种异步时序电路中时钟脉冲 Ｃ Ｐ 如何连接的方法,在此基础上可使异步和同步时序电路的设计统一起来,实现时序逻辑设计的程序化     

计算机辅助同步时序网络分析

从同步时序网络的基本结构出发,建立了同步时序网络的数学模型。据此模型编制的适用于常见同步时序网络的计算机辅助分析通用程序,并在计算机上实现。     

用流图和状态矩阵对时序电路作识别设计

基本低压电器时序电路可用流图和状态矩阵来进行规范系统识别和设计。稳态的时序电路要满足二项基本要求，无过渡态的稳态时序电路要满足4项要求，中分别作了识别和设计的个范例。