一种基于AMBE-2000芯片的低速声码器设计

AMBE-2000是一款性能优良的低速话音编解码芯片。论述了一种基于AMBE-2000芯片的低速声码器的设计方法。简要介绍了AMBE-2000的组成、功能特点和通信格式,分析了声码器的设计要点,阐述了声码器的工作原理,并给出了声码器的硬件、软件设计及实现方法。该声码器在实际应用中获得了满意效果。     

浅谈技工学校教务管理系统的数据库开发

技工学校教务管理系统数据库设计的基本任务是:根据技工学校的信息需求、处理需求和数据库的支撑环境,设计出数据模式以及典型的应用程序.文中针对技工学校类教务处数据库的设计谈谈面向数据的数据库的设计过程和方法.数据库的设计包括需求分析、概念设计、逻辑设计和物理设计4个阶段;采用了Delphi作为数据库前端开发工具;数据库开发环境采用Windows 2000操作系统,用SQL Server 2000作为数据库管理系统.     

微波低噪声放大器的设计

本文分析了射频晶体放大器电路的工作特点、设计方法及设计步骤，利用晶体管ATF-55140设计一个2000MHz放大器，并给出了仿真结果。     

基于Win2000下网络特征监视器的设计与实现

文章介绍了在Window2000系统下入侵特征监视器的设计与具体的实现方法。它是网络入侵检测系统中的重 要组成部分,实现了实时收集网络运行状态供入侵分析器进行分析辨识。本文中的网络特征监视器采用了NT、2000、XP下的 DDK中位于链路层之上网络层之下的NDIS中间层技术进行设计与实现的。     

AMBE-2000在数字语音通信系统中的应用

本文介绍了AMBE算法和AMBE-2000编解码芯片以及它在数字语音通信系统中的使用,给出了一个应用AMBE-2000芯片实现无线数字语音通信的设计实例,详细说明了使用AMBE-2000芯片进行数字语音通信系统的软硬件实现方法。     

Windows 2000下PCI驱动程序的设计

首先简单介绍了Windows 2000下的驱动模式（WMD）和PCI结构,最后针对TI公司的TDS642EVM详细介绍了Windows 2000下PCI驱动程序的设计方法以及驱动程序的调用。     

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.     

Word2000插件技术在某文书管理系统中的实现

根据某项目文书管理系统的实际需要，采用word2000插件技术。本文介绍了Word2000插件技术的设计与实现方法。     

基于Win200O下网络特征监视器的设计与实现

文章介绍了在Window2000系统下入侵特征监视器的设计与具体的实现方法.它是网络入侵检测系统中的重要组成部分,实现了实时收集网络运行状态供入侵分析器进行分析辨识.本文中的网络特征监视器采用了NT、2000、XP下的DDK中位于链路层之上网络层之下的NDIS中间层技术进行设计与实现的.     

集成宽频带低噪声晶体管放大器

本文围绕晶体管宽频带放大器的设计,简单介绍了晶体管的性能。讨论了晶体管宽带放大器的两种设计方法。通过管芯载体以及π型高通匹配电路的应用,研制出10～1000兆赫低噪声宽频带集成晶体管放大器、20～2000兆赫集成宽带晶体管放大器和2000～4000兆赫集成宽带放大器。给出了性能指标。     

一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0．13umGSMCCMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5．6mm×5．6mm。     

基于ATPG的无线接入芯片的可测试性设计

可测试性设计是现代芯片设计中的关键环节,针对无线接入芯片的可测试性设计对测试技术有更高的要求。首先概述可测试性设计和测试向量自动生成理论,然后采用最新的测试向量自动生成技术,根据自行设计的无线接入芯片的内部结构及特点,建立一套无线接入芯片可测试性设计的方案。同时功能测试向量的配合使用,使得设计更为可靠。最终以最简单灵活的方法实现了该芯片的可测试性设计。     

A content addressable memory management unit with on-chip datacache

The design of a single chip (WE-32201) that includes both a content-addressable memory-based management unit and a large data/instruction cache is described. The chip belongs to AT&T's WE-32200 chip set and is fabricated using a 1 μm twin tub CMOS process. It boosts the performance of the entire chip set significantly by providing high memory bandwidth and virtual-memory-management support. The combination of high-performance circuit design and system architectural design techniques makes the chip a major enhancement to the chip set     

基才SG3525的全桥变换器控制驱动电路设计

设计了一款以SG3525和IR2113芯片为控制和驱动芯片的全桥变换器驱动电路,给出了控制芯片外围电路主要参数的设计过程。并在saber环境下搭建了仿真模型,仿真结果验证了设计参数合理可行。     

高速分组密码芯片设计技术

随着电子商务和宽带网的普及,高速密码芯片的应用越来越广泛。介绍了分组密码芯片的设计原理和设计流程,并给出了高速分组密码芯片的设计方法。通过实际密码芯片设计,验证了方法的有效性。     

基于VC++的单片机编程器软件的设计

单片机编程器是开发单片机系统的必备设备。为了减少编程器的硬件复杂程度,降低成本,可利用具备在线编程特性的单片机作为在线编程控制器,在线编程过程由计算机软件实现。介绍单片机编程器软件的设计方案,该编程器支持51系列的单片机。设计采用VC 编写Windows串口,并口的底层控制程序。利用AT89C51芯片在线编程的特性,不必拨除芯片即可实现对芯片进行快速烧录、擦除和实现对芯片的加密,有利于单片机的使用和发展。     

基于RDA3300芯片组的终端射频模块电路设计

介绍了基于RDA3300系列射频套片的SCDMA彩屏手机终端射频模块设计,详细阐述了在SCDMA彩屏手机中应用此芯片组设计射频模块,包括天线匹配电路设计、接收通道电路设计、发射通道电路设计、频综电路设计、软件控制部分的设计,介绍了在设计应用中需要注意的技巧,并用实验进行了验证:基于这套芯片设计的射频模块电路完全满足手机系统的要求。     

Garfield 5微处理器芯片的电源网络和面积优化

深亚微米的集成电路设计中,芯片的面积与成本是紧密相连的。随着芯片的面积增大,其制造成本不断增加,但芯片成品率却急剧下降。因此在后端版图设计中,设计人员的目标之一就是应尽可能减小芯片的面积。本文介绍了Garfield5系统芯片的版图设计中,如何利用Synopsys公司的后端设计工具Astro,在布局布线等各个步骤中对芯片面积和电源网络进行设计和优化,并成功实现典型情况下的125MHz时钟频率、5.0mm×5.0mm以内的芯片面积。     

基于VHDL实现的自动售货机芯片设计

VHDL语言是一种功能强大应用广泛的数字电路硬件描述语言,运用该语言进行集成电路芯片设计可以在不涉及具体电路情况下对集成电路芯片进行模块化设计并详细规定各个单元电路模块功能。此设计使用VHDL语言实现了一种自动售货机芯片,该芯片能够设定多种商品和货币的交易模式,并智能精确地完成交易过程。经MAXPLUS II进行仿真实验表明该设计具有设计全面、功能完善、交易准确等特点,达到了设计要求。     

Design methodology for full custom CMOS microcomputers

A highly structured design methodology is necessary to be successful in the design of VLSI integrated circuits with more than 100000 transistors on a chip. Such a methodology is described: it is based on the regularity of the circuit architecture with an associated chip floor plan and on a new layout technique named metal oriented layout.This methodology has been tested with the design of a 13500 MOS microcomputer. From the instruction set and through different levels of instruction interpretation, the architecture and associated chip floor plan are generated. The detailed logic design is made directly in symbolic layout with the chip floor plan in mind.The proposed design methodology can be best appreciated by the short development time and small chip area required for the designed 13500 MOS microcomputer.