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分组算法模块的VHDL和VERILOG实现及其比较研究 总被引:1,自引:1,他引:0
分组密码算法是一种常用的密码技术.其加密速度非常快,在数据加密领域仍广泛使用.目前,分组密码的重点研究方向包括新型分组密码的研究,分组密码的实现研究,分组密码的各个组件的研究等等.本文从AES的5个候选算法中提炼出7大分组算法模块,分别用VHDL和Verilog实现,并对资源占用情况加以分析比较.然后选取分组算法的典型代表AES,用两种语言实现并对资源占用情况和实现速率加以比较.结果表明:对于小型分组算法模块,VHDL和Verilog的实现在占用逻辑单元方面基本上没有什么差别;对较为复杂的模块和AES算法,Verilog的实现会比VHDL的实现占用较少的资源,但速度要慢些. 相似文献
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基于单片机和FPGA的网络数据加密实现 总被引:1,自引:0,他引:1
介绍了基于单片机、FPGA的网络数据加密实现.整个系统由单片机.FPGA和E1通信接口组成.流密码加密算法采用A5/1和W7算法.采用VHDL硬件语言实现FPGA功能.该硬件加密系统具有较好的安全性. 相似文献
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以Max+PlusⅡ和VHDL硬件语言作为平台,设计出的电子密码锁具有高可靠性和高保密性,并具有密码预王、误码锁死及开锁音乐提示等功能.因其具有系统结构简单、成本低廉、便于升级和改进等优点,已成为现代安全防盗的首选. 相似文献
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文中对椭圆曲线密码机制的硬件实现进行了讨论。并在Xilinx公司的ISE集成软件环境中,使用VHDL硬件描述语言对其进行设计输入和使用ModelSim仿真工具对设计进行功能仿真和时序仿真。这对椭圆曲线密码机制的最终硬件实现具有重要意义。 相似文献
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设计并实现了一种面向寄存器传输级的VHDL语言模拟系统(RTL-based VHDL Simulator,RVS).介绍了RVS系统的处理流程和组成模块.RVS系统定义了面向寄存器传输级的VHDL语言子集,在编译阶段采用了一种基于递归的自顶向下语法分析算法,在模拟阶段采用了一种具有调试功能的基于进程的事件驱动模拟调度算法.RVS系统在Windows平台下用Visual Studio 2003进行了实现.实验表明,RVS系统对组合逻辑控制和微程序控制的SAP-CPU设计电路文件进行了正确地编译和模拟. 相似文献
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介绍了基于单片机、FPGA的网络数据加密实现。整个系统由单片机,FPGA和E1通信接口组成。流密码加密算法采用A5/1和W7算法。采用VHDL硬件语言实现FPGA功能。该硬件加密系统具有较好的安全性。 相似文献
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步进电机控制器的FPGA实现 总被引:3,自引:1,他引:2
介绍基于FPGA的步进电机控制器的设计,在分析步进电机的工作原理的基础上,给出了层次化设计方案与VHDL程序,并利用Quartus Ⅱ进行了仿真并给出了仿真结果.它以FPGA作为核心器件,极大地减少了外围元件的使用.同时,采用VHDL语言控制可以根据步进电机的不同,改变模块程序的参数就可以实现不同型号步进电机的控制,有利于步进电机的广泛应用. 相似文献