时序逻辑电路ASIC化PLA模型设计法（二）

本文针对可编程ASIC专用集成电路特点,给出了适合于用可编程ASIC设计复杂时序电路的PLA模型设计法;介绍了用PLA模型设计带预置数的六位可控常数加法计数器的方法,给出了用PALCE220V10实现该复杂计数器的方法和开发步骤。     

同步时序逻辑电路设计步骤研究

通过对时序逻辑电路设计部分教学过程的设计步骤分析研究,强化了原始状态的确定在设计过程中的重要性,在清晰设计思路,强化时序逻辑电路经典的设计方法的同时,补充了与实践应用相关的设计实例,完善了时序逻辑电路的设计步骤。     

原始状态在时序逻辑电路设计中的应用研究

原始状态的确定对于时序逻辑电路的设计而言十分重要,本文通过对设计实例设计过程中原始状态的分析和确定,完善了时序逻辑电路的设计步骤,使时序逻辑电路的设计思路更加清晰。     

基于JK驱动方程的改进方法的电路自启动设计

时序逻辑电路的设计过程中,如何用JK触发器设计电路,设计好的电路是否能够自启动是必须考虑的问题,也是数字电子技术课程教学的重点和难点内容。文章结合实例,详细介绍了选用JK触发器设计同步时序逻辑电路时,利用次态卡诺图改进方法直接得出各触发器的最简驱动方程。验证电路是否能够自启动,如果不能自启动通过修改次态卡诺图的方法,实现用JK触发器设计能自启动的同步时序逻辑电路。     

虚拟数字逻辑电路系统

ＰＬＤ器件具有高密度，低功耗，系列化，成本低廉，设计速度快和反复可编程等特性， 配上软件开发系统，就可在计算机上完成各种数字逻辑电路的分析与设计，本文介绍同一型号ＰＬＤ器件Ａｌｔｅｒａ’２ＥＰＭ７０３２ＬＣ４４分别用于序列信号发生器和半加器电路设计，给出了数字逻辑电路计算机辅助分析和设计的典型应用。     

数字逻辑电路的竞争与险象分析

对于数字逻辑电路，由于外界多个输入信号的同时改变，以及自身电路的传输延迟，因而普遍存在竞争现象。本文全面分析组合逻辑电路和时序逻辑电路中竞争出现的条件，对于会导致险象的临界竞争，针对不同的逻辑电路类型分别指出消除险象的具体措施。所得结论对数字逻辑电路分析和设计具有一定指导作用。     

组合逻辑电路设计的一种方法

在ASIC设计和PLD设计中组合逻辑电路设计的最简化是很重要的,在设计时常要求用最少的逻辑门或导线实现。在ASIC设计和PLD设计中需要处理大量的约束项,值为1或0的项却是有限的,提出组合逻辑电路设计的一种新方法。该方法不考虑这些约束项,只考虑那些值为1或0的项,因而可以简化设计步骤。该方法特别适合于有大量约束项的组合逻辑电路设计。例举2个组合逻辑电路实例,说明按照这个改进的方法可以大大减少组合逻辑电路设计步骤。     

基于FPGA器件的信令逻辑电路

以信令逻辑电路专用芯片的设计为例，介绍了ＦＰＧＡ技术的设计方法和使用技巧，给出了所设计的电路的部分模拟结果。     

CMOS数字集成电路：分析与设计（第三版）（中文版）

内容简介：本书集中讲述CMOS数字集成电路，反映现代技术的发展水平，提供电路设计的最新资料。本书共有15章。前半部分详细讨论MOS晶体管相关特性和工作原理、基本反相器电路设计、组合逻辑电路及时序逻辑电路的结构与工作原理。后半部分介绍应用于先进VLSI芯片设计的动态逻辑电路，先进的半导体存储电路，低功耗MCMOS逻辑电路，双极性晶体管基本原理和BiCMOS数字电路设计，芯片的I／O设计，电路的可制造性设计和可测试性设计等问题。     

基于CPLD的VXI总线接口的研制

文章以VXI总线开关矩阵模块为例，介绍了其于可编程逻辑器件的VXIbus寄存器基接口的开发过程。给出了选用ALTERA公司的可编程逻辑器件FLEX 10K10在MAXPLUSII环境下，结合VXIbus时序对接口逻辑电路进行波形仿真和时序分析的方法。     

一种基于时序逻辑电路的延时开关设计

时序逻辑电路设计是《数字电子技术》课程中一个难度大、综合性高的部分,它综合了组合逻辑电路和时序逻辑电路的内容。在进行状态机设计时,随着输入逻辑变量的增加,状态数目将呈指数倍急剧增加,这会使整个设计变得复杂且容易出错。以一个延时开关控制器的设计为例,提出了一种状态机输入变量简化的方法,降低了设计过程的复杂程度。     

利用条件输出增多EPROM的数据线

利用条件输出增多EPROM的数据线的基本方法和原理，介绍了用组合逻辑电路和时序逻辑电路实现条件输出的实例。     

QuickLogic的PASIC效果和通路链接

现代逻辑电路设计者通过利用由各种各样的半导体构成的开关器件,使逻辑单元互相连接,可以实现出所设计的逻辑电路。器件的基本性能是由所采用的可编程器件的电性能所决定的。换句话说,当逻辑电路的输出/输入信号穿过可编程器件时,由于可编程器件的固有时间常数CR,在逻辑单元里和逻辑单元之间,都要使该信号产生传输延迟时间。这就意味着可     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

时序逻辑电路设计的经典案例教学探究

围绕时序逻辑电路设计中串行数据检测器这一教学案例进行探讨,分析了传统和两种改进型电路的设计缺陷及其逻辑抽象本质,通过将传统设计方法和实用的电路设计相结合,能够把时序逻辑电路设计中涉及的逻辑抽象、状态等价、状态化简等概念实例化,教学内容的理论体系更完整、教学过程的逻辑性更强,有助于激发同学们夯实理论知识体系、解决实际问题的创新性思维能力。     

基于FPGA/CPLD的占空比为1∶n的n分频器的设计

CPLD和FPGA都是可编程逻辑器件,利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点。Verilog HDL是目前应用最为广泛的硬件描述语言之一,可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析。简要介绍了CPLD/FPGA器件的特点和应用范围,并以占空比为1∶5的5分频器的设计为例,介绍了在Max Plus II开发软件下,利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法,最后给出了仿真波形。     

用PAL设计逻辑电路

目前,开发和应用可编程逻辑器件 PAL 的势头方兴未艾,它是数字逻辑电路设计中流行的一种用户可编程器件。在不少新颖微机系统的总线控制器或其他采用数字控制的仪器设备中,PAL 器件已取代传统的74系列 TTL 电路。随着设计方法的不断完善,逻辑设计者已经不再局限于采用中小规模集成电路进行逻辑设计,一种采用软件和硬件相结合的 PAL 设计技术开始应用,它改变了系统设计的方法。因为它不单纯是一种硬件设计的技术,而需要用丰富的软件去支持硬件。它能给设计者提供一种简便的工具来满足各种设计要求,构成各种功能的逻辑电路。一、PAL 的基本特点PAL 利用可编程的“与”阵列和固定的“或”阵列组成的布尔表达式,可以覆盖几乎所有的逻辑电路的     

关于异步时序逻辑电路的讨论──从《数字逻辑》教材中的一道错误例题谈起

本文从《数字逻辑》现行教材中的一个典型错例出发，根据对数字逻辑电路多年的教学经验，对异步时序逻辑电路部分的一些概念和方法提出了自己的看法，并作了详细的讨论。     

手把手教你学CPLD／FPGA设计（十一）上

组合逻辑电路的设计实验 数字逻辑电路系统按功能的不同,可以分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路在任意时刻产生的输出只取决于该时刻的输入,而与电路过去的输入无关。常见的组合逻辑电路有数据选择器、编码器、译码器、加法器等。     

CPLD实现雷达自动增益控制的优化

复杂的可编程逻辑器件可以完成较大规模的组合逻辑电路设计，提高系统的集成化。本文介绍了复杂可编程逻辑器件和电路设计的一般流程，以及数字自动增益控制电路的组成和采用CPLD设计的实现。