n埋层PSOI结构射频功率LDMOS的输出特性

提出了具有n埋层PSOI(部分SOI)结构的射频功率LDMOS器件.射频功率LDMOS的寄生电容直接影响器件的输出特性.具有n埋层结构的PSOI射频LDMOS,其Ⅰ层下的耗尽层宽度增大,输出电容减小,漏至衬底的结电容比常规LDMOS和PSOI LDMOS分别降低39.1%和26.5%.1dB压缩点处的输出功率以及功率增益比PSOI LDMOS分别提高62%和11.6%,附加功率效率从34.1%增加到37.3%.该结构器件的耐压比体硅LDMOS提高了14%.     

具有n埋层pSOI三明治结构的射频功率LDMOS的输出特性

提出了具有n埋层pSOI三明治结构的射频功率LDMOS器件.漏至衬底寄生电容是影响射频功率LDMOS器件输出特性的重要因素之一,寄生电容越小,输出特性越好.分析表明n埋层pSOI三明治结构的射频功率LDMOS漏至衬底的结电容比常规射频功率LDMOS和n埋层pSOI射频功率LDMOS分别降低46.6%和11.5%.该结构器件IdB压缩点处的输出功率比常规LDMOS和n埋层pSOI LDMOS分别提高188%和10.6%,附加功率效率从n埋层pSOI LDMOS的37.3%增加到38.3%.同时该结构器件的耐压比常规LDMOS提高了约11%.     

具有n埋层pSOI三明治结构的射频功率LDMOS的输出特性

提出了具有n埋层pSOI三明治结构的射频功率LDMOS器件. 漏至衬底寄生电容是影响射频功率LDMOS器件输出特性的重要因素之一,寄生电容越小,输出特性越好. 分析表明n埋层pSOI三明治结构的射频功率LDMOS漏至衬底的结电容比常规射频功率LDMOS和n埋层pSOI射频功率LDMOS分别降低46.6%和11.5%. 该结构器件1dB压缩点处的输出功率比常规LDMOS和n埋层pSOI LDMOS分别提高188%和10.6%,附加功率效率从n埋层pSOI LDMOS的37.3%增加到38.3%. 同时该结构器件的耐压比常规LDMOS提高了约11%.     

新型低Cgs射频LDMOS器件设计

为了降低栅源寄生电容Cgs,提出了一种带有阶梯栅n埋层结构的新型射频LDMOS器件;采用Tsuprem4软件对其进行仿真分析,重点研究了n埋层掺杂剂量和第二阶梯栅氧厚度对栅源寄生电容Cgs的影响,并结合传统的射频LDMOS基本结构对其进行优化设计。结果表明：这种新型结构与传统的射频LDMOS器件结构相比,使得器件的栅源寄生电容最大值降低了15.8%,截止频率提高了7.6%,且器件的阈值电压和击穿电压可以维持不变。     

具有p型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

具有P型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

有n埋层结构的1200V横向变掺杂双RESURF LDMOS研制

提出有n埋层的横向变掺杂双RESURF 新结构高压LDMOS器件.该结构器件与常规LDMOS相比,采用了相对较薄的外延层,使之与标准CMOS工艺的兼容性得到了改善.基于二维器件仿真软件MEDICI分析了n埋层的浓度、长度和p-降场层的杂质浓度分布对器件耐压的影响,并进行了器件和工艺的优化设计.在国内工艺生产线成功地研制出1200V高压LDMOS,并已用于1200V功率集成电路中.     

有n埋层结构的1200V横向变掺杂双RESURF LDMOS研制

提出有n埋层的横向变掺杂双RESURF 新结构高压LDMOS器件.该结构器件与常规LDMOS相比,采用了相对较薄的外延层,使之与标准CMOS工艺的兼容性得到了改善.基于二维器件仿真软件MEDICI分析了n埋层的浓度、长度和p－降场层的杂质浓度分布对器件耐压的影响,并进行了器件和工艺的优化设计.在国内工艺生产线成功地研制出1200V高压LDMOS,并已用于1200V功率集成电路中.     

全耗尽型浮空埋层LDMOS的耐压特性

提出了一种新的全耗尽型浮空埋层LDMOS(FB-LDMOS)结构.全耗尽n型埋层在器件的体内产生新的电场,该电场调制了漂移区电场,使得在降低漂移区漏端电场的同时提高了源侧和中部电场REBULF效应.分析了埋层的浓度、厚度、长度等对器件击穿电压的影响.借助二维仿真软件MEDICI,该新结构的击穿电压由传统LDMOS的585.8V提高到886.9V,提高了51.4%.     

全耗尽型浮空埋层LDMOS的耐压特性

提出了一种新的全耗尽型浮空埋层LDMOS(FB-LDMOS)结构.全耗尽n型埋层在器件的体内产生新的电场,该电场调制了漂移区电场,使得在降低漂移区漏端电场的同时提高了源侧和中部电场REBULF效应.分析了埋层的浓度、厚度、长度等对器件击穿电压的影响.借助二维仿真软件MEDICI,该新结构的击穿电压由传统LDMOS的585.8V提高到886.9V,提高了51.4%.     

抑制浮体效应的薄膜SOI LDMOS

A novel CMOS-compatible thin film SOI LDMOS with a novel body contact structure is proposed. It has a Si window and a P-body extended to the substrate through the Si window, thus, the P-body touches the PC region to form the body contact. Compared with the conventional floating body SOI LDMOS(FB SOI LDMOS) structure, the new structure increases the off-state BV by 54%, decreases the specific on resistance by 20%, improves the output characteristics significantly, and suppresses the self-heating effect. Furthermore, the advantages of the low leakage current and low output capacitance of SOI devices do not degrade.     

New High-Voltage ( $>$ 1200 V) MOSFET With the Charge Trenches on Partial SOI

A novel silicon-on-insulator (SOI) high-voltage MOSFET structure and its breakdown mechanism are presented in this paper. The structure is characterized by oxide trenches on the top interface of the buried oxide layer on partial SOI (TPSOI). Inversion charges located in the trenches enhance the electric field of the buried layer in the high-voltage blocking state, and a silicon window makes the depletion region spread into the substrate. Both of them modulate the electric field in the drift region; therefore, the breakdown voltage (BV) for a TPSOI LDMOS is greatly enhanced. Moreover, the Si window alleviates the self-heating effect. The influences of the structure parameters on device characteristics are analyzed for the proposed device structure. The TPSOI LDMOS with BV > 1200 V and the buried-layer electric field of E_I > 700 V/ mum is obtained by the simulation on a 2-mum-thick SOI layer over 2-mum-thick buried oxide layer, and its maximal temperature reduces by 19 and 8.7 K in comparison with the conventional SOI and partial SOI devices.     

新型图形化 SOI LDMOS结构的性能分析

提出一种图形化SOILDMOSFET结构,埋氧层在器件沟道下方是断开的,只存在于源区和漏区.数值模拟结果表明,相对于无体连接的SOI器件,此结构的关态和开态击穿电压可分别提高57%和70%,跨导平滑,开态I-V曲线没有翘曲现象,器件温度低100K左右,同时此结构还具有低的泄漏电流和输出电容.沟道下方开硅窗口可明显抑制SOI器件的浮体效应和自加热效应.此结构具有提高SOI功率器件性能和稳定性的开发潜力.     

具有超高耐压(>1200V)的薄埋氧层BPL SOI LDMOS(英文)

为了在薄埋氧层SOI衬底上实现超高耐压LDMOS铺平道路,提出了一种具有P埋层(BPL)的薄埋氧层SOI LDMOS 结构,耐压1200V以上.该BPL SOI LDMOS在传统SOI LDMOS的埋氧层和N型漂移区之间引入了一个P型埋层.当器件正向截止时,N型漂移区与P埋层之间的反偏PN结将承担器件的绝大部分纵向压降.采用2维数值仿真工具Silvaco TCAD对BPL SOI LDMOS进行虚拟制造和器件仿真,结果表明该结构采用适当的参数既能实现1 280 V的耐压,将BOL减薄到几百纳米以下又可以改善其热特性.     

Super-High Breakdown Voltage (>1200V) SOI LDMOS with A Buried P-type Layer and A Thin BOX

为探索在薄埋氧层SOI衬底上实现超高耐压LDMOS的途径,提出了一种具有P埋层（BPL）的薄埋氧层SOI LDMOS结构,耐压1200V以上。该BPL SOI LDMOS在传统SOI LDMOS的埋氧层和N型漂移区之间引入了一个P型埋层。当器件正向截止时,N型漂移区与P埋层之间的反偏PN结将承担器件的绝大部分纵向压降。采用2维数值仿真工具Silvaco TCAD对BPL SOI LDMOS进行虚拟制造和器件仿真,结果表明该结构采用适当的参数既能实现1280V的耐压,将BOX层减薄到几百纳米以下又可以改善其热特性。     

新型图形化SOI LDMOS结构的性能分析

提出一种图形化SOI LDMOSFET结构,埋氧层在器件沟道下方是断开的,只存在于源区和漏区.数值模拟结果表明,相对于无体连接的SOI器件,此结构的关态和开态击穿电压可分别提高57%和70%,跨导平滑,开态 I-V 曲线没有翘曲现象,器件温度低100K左右,同时此结构还具有低的泄漏电流和输出电容.沟道下方开硅窗口可明显抑制SOI器件的浮体效应和自加热效应.此结构具有提高SOI功率器件性能和稳定性的开发潜力.     

具有补偿埋层的槽型埋氧层SOI高压器件新结构

A new silicon-on-insulator(SOI) high-voltage MOSFET structure with a compensation layer on the trenched buried oxide layer(CL T-LDMOS) is proposed.The high density inverse interface charges at the top surface of the buried oxide layer(BOX) enhance the electric field in the BOX and a uniform surface electric field profile is obtained,which results in the enhancement of the breakdown voltage(BV).The compensation layer can provide additional P-type charges,and the optimal drift region concentration is increased in order to satisfy the reduced surface electric field(RESURF) condition.The numerical simulation results indicate that the vertical electric field in the BOX increases to 6 MV/cm and the B V of the proposed device increases by 300%in comparison to a conventional SOI LDMOS,while maintaining low on-resistance.