基于FPGA的高速AD动态相位自校准实现

在信号处理系统中,高速AD数据与随路时钟路径传输延时不同,可能导致数据接收絮乱,进而导致信号处理结果不正确。本文基于Xilinx 7系列FPGA和ADS4449芯片,利用FPGA中的IDELAYE2延时调整机制,设计了一种动态相位调整算法,自适应的调整数据与随路时钟的延时,通过采样时钟找到数据窗口的中心,实现通道内14bit数据的对齐,使得AD采集的数据稳定可靠,从而使得后续信号处理成为可能。经过±50℃的高低温实验证明该算法稳定可行。     

自适应同步器的FPGA实现

提出了一种采用FPGA实现自适应同步器的设计。该同步器利用采样时钟与输入数据的周期特性,预测时钟与数据的相位关系,自适应地选择时钟上升沿或下降沿锁存,使数据变化避开时钟沿的亚稳态窗,降低出现亚稳态的概率。该同步器设计选用Xilinx公司的FPGA,应用Synplify综合工具和ISE提供的约束功能,仅用16个SLICE资源。     

用于超声导波测温技术的数据采集系统设计

探讨了在超声导波温度测量中一种对超声回波信号进行高速采集的技术.系统采用了两块高速A/D转换芯片在不同的时钟相位条件下,对单个超声回波信号进行采集.在USB芯片读取FPGA片上FIFO中存储的数据时,对两个FIFO中的数据读出进行乒乓操作,从而实现了两倍于A/D转换芯片速率的高速数据采集.该系统由上位机设置采样频率等不同的参数,并传递给FPGA以控制数据采集时序,这样设计极大地提高了系统的灵活性和适应性.该方案尤其适合于高速、高精确度的超声导波测温技术中.     

基于1394a光接口的CCD图像采集系统设计

基于电荷耦合器件和外围设备,设计了一种CCD图像数据采集系统.采用FPGA配合垂直时钟驱动芯片驱动CCD,由FPGA处理采集到的图像数据并对图像数据的采集过程、模数转换、缓存、1394数据打包进行控制.设计了1394b光接口电路,解决了远距离高数据传输速率图像采集问题,实现连续图像数据采集和处理,具有较广阔的应用前景.     

基于FPGA实现高速串行链路数据恢复的方法

为解决高速串行链路数据时钟异步时数据恢复问题.提出了基于FPGA的高速申行链路数据恢复方案,设计了本地时钟与锁相环输出时钟组成的混合时钟城,阐述了在不同相位高速申行数据采样原理与采样过程,分析了采样位2判决原理与数据有效判别方法,实现了高速申行链路数据的恢复;通过逻辑仿X与试验验证,在时钟速率与数据速率不同的情况下,该方法能够有效恢复申行数据,数据速率可达400Mb/s,在数据通讯领域有广泛应用前景.     

一种有效的视频数据提取方法

一般的基于FPGA的视频采集系统中,FPGA与视频解码芯片的连接需要用到较多的FPGA I/O资源。文章介绍了一种新的通过检测SAV信号对视频信号进行定位和采集的方法。该方法只需用到视频数据和像素时钟同步信号即可实现有效的视频提取功能,节省了有限的FPGA I/O资源,进一步提高了系统的集成度。仿真结果表明,该方法达到了实时提取视频信号的目的。     

动态相位调整技术在FPGA中的设计与实现

提出一种基于FPGA的动态相位调整实现方案。在高速数据传输接口中,由于数据窗缩小以及传输路径不一致,造成数据和时钟信号在FPGA的接收端发生位偏移和字偏移。动态相位调整技术根据当前各数据线物理状态,对各信号线动态进行去偏移操作,克服了静态相位调整中参数不可再调的缺点,使接口不断适应外部环境的变化,从而保证数据的可靠传输。     

不恢复余数法的改进--预比较法除法器的FPGA实现

针对经典的不恢复余数法这一除法器算法讨论了其原理以及FPGA的实现方式并提出了一种改进方法———预比较法，用此算法实现的逻辑电路可在XiIinx的Spartan 6系列FPGA中运行到264MHz，仅占用75个sIice，两项数据均优于不恢复余数法，并且比不恢复余数法减少了一个时钟周期延时，更有利于流水线的实现。所以，预比较法在FPGA实现中要优于不恢复余数法。     

高速串行链路中的一种数据提取方法

串行链路通信技术能够减少大规模系统互连的复杂性,提高互连网络的系统带宽。由于串行链路没有提供统一时钟采样数据,因此数据及同步信息的提取是其关键技术。本文针对数据提取问题对三种已有的实现方法进行了分析,并提出了一种无需调整时钟相位的收端直接选择法。该方法逻辑简洁,工程实现容易。     

基于FPGA和DSP的光纤信号实时处理系统

设计了一种基于FPGA和DSP的光纤信号实时处理系统,介绍了系统的硬件组成和工作原理.该系统采用FPGA实现数据的高速采集和逻辑控制,用DSP实现传感信号的全数字解调,分析了载波相位延迟对解调输出的影响并采取了纠正措施.     

FPGA软件测试模型及过程管理研究

FPGA软件测试严重滞后于应用增长的速度,部分领域甚至未将FPGA软件测试纳入测试范畴。在产品的研制过程中,由FPGA设计故障导致的修改调试已成为影响进度和增加成本的瓶颈。因此,文中针对FPGA测试的现状,结合FP-GA设计的特点,对FPGA软件测试的模型和过程管理进行研究,给出一套适合FPGA设计的测试模型和过程管理体系。通过采用规范化、有序化、系统化、面向工程的、面向任务的文档及配套管理手段进行正确引导、组织和实施测试活动,持续改进测试流程中各个阶段工作质量和效用,及早及时地发现和关闭FPGA设计开发过程中存在的缺陷,提高FPGA设计和测试的沟通效率,最终保证FPGA产品的质量,提升客户的满意度。     

基于FPGA的视觉处理系统设计与实现

从计算机视觉系统的基本体系结构出发,指出了计算机视觉系统要实现的主要功能,从理论上探讨了计算机视觉系统在硬件实现层次上存在的问题.进一步以立体视觉的应用要求为例提出了以现场可编程门阵列(FPGA)为核心芯片的视觉处理系统.因为FPGA具有极强的可重构性,可承担部分原来由上位机软件完成的运算,增强了视觉处理的实时性.其应用于计算机三维立体视觉系统中,作为前端的图像采集器和视觉协处理器取得了良好的效果.     

基于单片机和FPGA相结合的跳时系统控制设计

利用无线跳时系统的基本原理实现无线跳时发射控制系统同步时序的产生，从而能够采用不同的跳时序列方式，达到数据传输安全保密的目的。在进行无线跳时系统设计时，针对系统对时序的较高要求，提出了一种基于单片机和FPGA相结合的控制设计方案。利用单片机作为控制器件，控制FPGA产生时序，从而实现信号的发送与有效接收。     

分组密码的FPGA实现研究

研究了五种分组算法的结构和主要运算模块,提出了通用硬件实现电路,并对它们的FPGA实现效果进行了详细比较。就速度和资源占用这两个性能而言:Rijndael的实现速度最快,Twofish占用资源最少,是性能最好的算法;而Mars由于实现速度最慢,占用资源最多,是性能最差的算法。     

基于加减交替法除法器的FPGA设计与实现

设计并实现了一种基于加减交替法的除法电路,着重介绍除法器的工作原理,给出了除法器的电路结构.仿真和实验结果均表明,该除法器运算快速、准确.FPGA时序分析表明,除法器的工作频率可到85.16MHz.该电路设计简洁、高效,可应用于嵌入式系统或工业控制中.     

FPGA在激光测距机电路检测系统中的应用

本文将FPGA应用于激光测距机电路检测系统,简化了系统的电路设计,提高了系统的可靠性,其加密功能为测试系统的安全提供了保障.文中介绍了Altera FPGA器件的主要特点,详细阐述了FPGA在测试系统中的作用及各功能模块的实现,给出了在FPGA设计、实现中遇到的问题及解决办法.     

基于PCI EXPRESS总线的视音频采集卡的设计

在数字电视领域，对信号传输实时性、误码率及可靠性要求很高，并且随着CPU主频的发展，传统的PCI总线已渐渐不能满足带宽和传输精确性的要求，文中通过分析MPEG-2传输流的特点以及传统总线和PCI EXPILESS总线的性能，提出了一种在视音频采集卡中采用PCI EXPRESS总线技术的设计方案，该方案利用FPGA中已有的高速收发器模块及现有的ECI EXPRESS IP内核来设计和配置，可实现数字电视制播系统中信号传输实时性和可靠性的要求。     

3-DES算法的FPGA高速实现

用FPGA高速实现3-DES算法的设计要点并给出关键部分的设计与实现。     

RS+交织+卷积码级联纠错的FPGA实现

为了提高编解码速率，更好地满足实时收发系统的要求，本文提出了采用由纯硬件电路构成的现场可编程逻辑门阵列（Field Programmable Gate-Array，FPGA）取代CPU系统的纠错码策略．该策略先把RS（Reed Solomon）、交织、卷积编解码分别模块化，然后通过端口映射方式对它们进行逻辑组织以实现整个编解码的级联．分析表明，用FPGA构成的纠错码系统不仅使电路大大简化，稳定性得到极大提高，而且可编程逻辑器件的高智能化使整个系统的设计、调试周期大大缩短．     

基于FPGA的(3,6)LDPC码并行译码器设计与实现

本文基于Altera的FPGA(StatixⅡ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60Mbit/s。为LDPC码的实际应用奠定了良好的基础。