快照模式紫外焦平面读出电路电容优化设计

快照模式焦平面读出电路的单元电路一般包括前置放大器、采样保持电路、多路开关传输器和缓冲跟随器.在有限的单元面积内完成较高性能的单元电路设计是快照模式焦平面读出电路的难点.考虑到积分电容、采样保持电容、运放补偿电容占据了CMOS电路版图中较多的面积,通过分析计算读出电路各级噪声以及电路总的输出噪声,探讨了上述各种电容对于电路噪声的影响.考虑到紫外探测器的特点,同时在固定其他设计参数的基础上,通过调整电容面积的分配比例,计算了电路可以得到最佳噪声水平的电容大小.结果表明,在目前的工艺和版图限制等条件下,在上述三种电容分别取1.1、0.4、1.2pF时,输出端噪声电压为最小,达172μV.     

128×128元氮化镓紫外焦平面读出电路的设计与封装研究

随着GaN基紫外材料的成熟,GaN基紫外探测器迅速发展,半导体紫外探测技术成为继红外和激光探测技术后发展起来的又一新型光电探测技术.GaN基紫外探测器以其固有的量子效率高、可靠性高、使用方便等特点,将在紫外探测、预警、天际及地空通信和紫外弱光成像系统等领域发挥重要作用.读出电路作为紫外焦平面信号调理与输出部分对紫外焦平面组件性能起至关重要的作用.封装是通用传感器组件应用前的一道重要工序,合理的封装结构对组件及系统是必要的.描述了128×128元紫外焦平面读出电路与封装的设计过程,用Cadence与Hspice软件仿真分析了3×3元读出电路的工作点以及封装要考虑的热耗散问题,最后给出了读出电路的工作点与合理封装形式的建议.文中提到的128×128元50 μm×50μm紫外读出电路已设计完成并采用Charter线宽为0.35 μm的2P4MCMOS工艺流片.     

日盲紫外焦平面探测器的抗辐射加固设计

设计了一款320×256元抗辐射日盲紫外焦平面阵列探测器,重点针对探测器的读出电路版图、积分开关偏置点、探测器芯片外延结构及器件工艺开展了抗辐射加固设计。对加固样品开展了γ总剂量和中子辐照试验和测试,试验结果表明样品的抗电离辐照总剂量达到150krad(Si),抗中子辐照注量达到1×10¹³n/cm²(等效1MeV中子),验证了抗辐射加固措施的有效性。     

可见光对GaN基紫外焦平面读出电路的影响

GaN材料对可见光是透明的,而Si材料可以吸收可见光。在面阵GaN基紫外焦平面中,GaN探测器与Si读出电路通过铟柱倒焊互连,可见光可穿过GaN材料而被Si材料吸收。研究了可见光对于GaN基紫外焦平面读出电路影响的机制,并提出了通过在电路中覆盖铝层的方法减小可见光的影响,最后用实验证实了此方法对于抑制可见光干扰的影响的有效性。     

GaN紫外焦平面CTIA结构读出电路小面积设计及仿真

随着GaN紫外焦平面的发展,焦平面的阵列规模越来越大,单元探测器的面积越来越小,对GaN紫外焦平面的读出电路进行设计,实现读出电路单元面积为37μm×37μm,阵列规模为8×8元.本设计采用电容反馈互阻抗放大器(CITA)结构作为输入级,列共用方式的采样保持电路,源级跟随器作为输出级,用移位寄存器来控制行、列选通并控制电路工作的时序.本文的整个电路设计基于Cadence设计平台,对电路进行了Spectre仿真,面阵的工作状况良好,保持良好的线性.     

红外焦平面探测器数字读出电路研究

读出电路是红外焦平面探测器组件的重要组成部分,其性能对探测器乃至整个红外成像系统的性能有重大影响.随着硅CMOS工艺的发展,数字化读出电路以及读出电路片上数字信号处理等功能得以实现,能够大幅度提高红外焦平面探测器的性能.以红外焦平面探测器对读出电路的要求入手,分析了读出电路各性能参数对红外焦平面探测器性能的影响,介绍了读出电路的数字化技术及各种实现方式以及数字积分技术.CMOS技术的发展使得数字积分技术在红外焦平面探测器读出电路中得以实现,有效解决了读出电路的电荷存储容量不足的问题,极大地提高了探测器性能.     

AlGaN紫外探测器读出电路研究

设计了一款AlGaN 320×256规模紫外探测器专用读出电路.该款读出电路属于数模混合电路,其中模拟信号处理电路包含积分放大电路、采样保持电路、缓冲器及输出驱动电路,数字逻辑控制电路实现了多种用户可配置的功能.给出了理论分析和电路模拟仿真的结果数据及波形.采用标准0.35μm 2P3M CMOS工艺设计了电路版图,最终版图面积为ll.8mm×11.1mm,并对流片后的读出电路进行了主要参数的测试和数据分析,验证了该读出电路的功能.     

1 024×1 024 AlGaN紫外焦平面读出电路的超低功耗设计

提出了一种新型的超低功耗读出电路用于18 μm中心距1 024×1 024面阵规模的AlGaN紫外焦平面。为了实现低功耗设计紫外焦平面读出电路,采用了三种设计方法,包括:电容反馈跨阻放大器CTIA结构采用工作在亚阈值区的单端输入运算放大器,列像素源随缓冲器和电平移位电路共用同一个电流源负载以及列级缓冲器的分时尾电流源设计。由于像素单元内CTIA采用了单端输入运算放大器,在3.3 V供电电压下,每个像素单元最小工作电流仅8.5 nA。该读出电路设计了可调偏置电流电路使读出电路能得到更好的性能并基于SMIC 0.18 μm 1P6M混合信号工艺平台进行了设计制造。测试结果表明:由于采用了上述设计方法,整个芯片的功耗在2 MHz时钟8路输出模式下仅67.3 mW。     

格雷码在焦平面CMOS读出电路中的应用

介绍了一种利用格雷码在焦平面CMOS读出电路中实现灵活读出方式,并且改善芯片整体性能的设计思想,采用的仿真设计工具是Cadence IC 5.0.在分析格雷码特征的基础上,利用格雷码的反射性和单步循环特性设计了一种不同于传统结构的新型读出电路,并给出了相应的仿真波形.该读出电路以较简单的结构实现了四种顺序的读出方式,同时降低了芯片功耗并提高了稳定性.     

红外焦平面阵列读出电路设计

介绍了红外焦平面读出电路的设计和其工作原理.采用0.5 μm CMOS工艺制作该电路,并对其性能进行了分析.给出了仿真波形及实测结果.     

Design of Diode Type Un-Cooled Infrared Focal Plane Array Readout Circuit

The diode infrared focal plane array uses the silicon diodes as a sensitive device for infrared signal measurement. By the infrared radiation, the infrared focal plane can produces small voltage signals. For the traditional readout circuit structures are designed to process current signals, they cannot be applied to it. In this paper,a new readout circuit for the diode un-cooled infrared focal plane array is developed. The principle of detector array signal readout and small signal amplification is given in detail. The readout circuit is designed and simulated by using the Central Semiconductor Manufacturing Corporation (CSMC) 0.5 μm complementary metal-oxide-semiconductor transistor (CMOS) technology library. Cadence Spectre simulation results show that the scheme can be applied to the CMOS readout integrated circuit (ROIC) with a larger array, such as 320×240 size array.     

一种新型的相关焦平面CMOS读出电路

研究了一种新型相关双采样CTIA结构的焦平面读出电路,该电路采用光学调制器产生的信号来控制MOS管轮流导通,通过积分电容充放电,实现光电流转化为电压的过程.基于CSMC 0.6μmDPDM CMOS工艺的BSIM 3V3 spice模型,采用Spectre对电路进行了仿真验证.在5 V工作电源下,该读出方式在强背景应用中,不仅能有效地增加图像的动态范围和信噪比,而且也能提高输出电压摆幅、减小电路输出噪声.     

大面阵CMOS快照模式焦平面读出电路设计分析

针对一款大面阵(640×512元)快照模式制冷型红外焦平面用的读出电路进行了初步分析验证.该读出电路采用改进DI结构,先积分后读出的积分控制模式,像素尺寸为25μm×25μm,芯片已在0.5μm双硅双铝(DPDM)标准CMOS工艺下试制.首先对该电路结构及工作原理进行分析,并对输入级等电路的传输特性进行仿真验证,最后给出探测器阵列与读出电路芯片互连后的测试结果.结果表明该读出电路适用于小像素、大规模的红外焦平面阵列.     

一种面向大面阵焦平面阵列的低功耗多功能读出电路设计

大面阵焦平面成像探测器需要具有随机开窗和反转读出功能,同时需要降低功耗。文章基于标准数字电路设计流程。设计了一种新型的基于格雷码编码规律的寻址计数器,用于对阵列的行地址和列地址进行寻址,提高了寻址的可靠性。对设计进行RTL级仿真,结果表明该设计能够实现任意开窗和反转读出功能。采用TSMC90工艺库对1024×1024阵列规模的RTL级设计进行分析计算,结果显示供电电压为3.3V时,寻址计数器功耗仅为19.56μW,整体设计功耗仅为58.75μW,适用于大面阵焦平面读出电路的设计。     

用于非制冷红外焦平面阵列的高速缓冲器

提出了一种用于非制冷红外焦平面阵列读出电路的高速缓冲器。阐述了该缓冲器的工作原理,并给出具体设计方案。采用Global Foundries 0.35 μm混合模式CMOS工艺进行仿真,当负载电容为50 pF,负载电阻为100 kΩ,且输入信号为1.2~4.8 V时,缓冲器的输出带宽大于10 MHz,工作功耗为8.86 mW,表明该缓冲器具有大负载、超高速、大摆幅、高精度等特点。     

非制冷微悬臂梁式红外焦平面探测器读出电路设计

针对非制冷微悬臂梁电容式红外探测器,设计了一款焦平面读出电路.根据电路噪声建模与分析,对电路进行了优化设计以抑制噪声.采用0.35μm的CMOS工艺设计,制造了16×16读出电路原型.测试结果表明,5V电源电压、50Hz帧频下电路总功耗为16.5mW,典型工作模式下线性度为99.2%,通道一致性大于97%,等效输入噪声电荷小于150e.     

Testing System Based on Virtual Instrument for Readout Circuit of Infrared Focal Plane Array

Readout integrated circuit（ROIC） is one of the most important components for hybrid-integrated infrared focal plane array（IRFPA）. And it should be tested to ensure the product yield before bonding. This paper presents an on-wafer testing system based on Labview for ROIC of IRFPA. The quantitative measurement can be conducted after determining whether there is row crosstalk or not in this system. This low-cost system has the benefits of easy expansion, upgrading, and flexibility, and it has been employed in the testing of several kinds of IRFPA ROICs to measure the parameters of saturated output voltage, nonuniformity, dark noise and dynamic range, etc.