双层结构预测控制计算复杂度分析

在大规模系统在线实施中,双层结构预测控制计算存在复杂度较高、在线求解时间较长的缺陷,从而限制了它的求解效率。通过对稳态目标层和动态控制层的计算复杂度理论分析以及仿真验证,得出影响算法求解效率的主要因素为系统控制输入数和控制时域,且算法的时间复杂度正比于控制输入数和控制时域乘积的三次方。为双层结构预测控制在工程设计中的应用提供了有益的参考。     

基于DA算法的FIR滤波器硬件实现

高速FIR滤波器是数字接收机中中频处理的关键组成部分，传统的基于通用DSP的实现方法往往满足不了要求，而基于FPGA的硬件设计在速度上有很大的优势。因此，研究了采用DA算法的FIR硬件设计，分析了如何在逻辑资源占用和处理速度上进一步提高性能，并以16抽头8 bits FIR滤波器为例在XCS05的FPGA芯片中进行了实现。     

串并分布式算法的研究及其实现

分布式算法（distributed arithmetic，DA）是一项重要的FPGA技术，广泛应用于计算各种乘累加的场合。应用DA来实现数字滤波器具有很高的效率。本文讨论DA的基本原理及实现方法，着重研究串并分布式算法，并通过Modelsim进行仿真实现。     

基于FPCA和ReliefF算法的图像特征降维

针对传统图像特征降维方法计算量大、 无法去除冗余信息、 未考虑相关性等缺陷, 提出一种结合快速主成分分析(FPCA)和ReliefF算法的图像特征降维方法. 该方法先利用FPCA[KG*6]算法对样本数据进行初次降维, 去除样本中的冗余信息;  再利用ReliefF算法计算样本特征的分类权重, 根据权重对特征进行组合优化. 在算法实现过程中, 采用递归排除策略, 进一步提升了算法特征寻优能力. 仿真实验表明, 利用本文算法优选出的图像特征, 可较好地提高聚类结果, 适合实际工程的应用.     

基于Spark的DA算法并行化研究

在对大规模数据进行蜻蜓算法优化时,由于要计算的维度过多,迭代次数过大,从而耗费大量运算时间,而基于Spark分布式计算可以减少大数据运算的耗时。将DA算法在Spark分布式计算平台下进行并行计算,把蜻蜓种群被分配到各个节点,每节点中蜻蜓个体信息通过多线程并行更新,然后共享全局最优解,从而提高大规模数据优化的运行速度。最后仿真实验的验证是由4个测试函数进行测试,验证结果显示:在保证正确率的前提下,基于Spark的DA算法在对大规模数据优化的计算用用时最少。     

ECC底层算法的C语言位级并行实现

通过对椭圆曲线公钥密码体制在有限域上各底层算法的分析，选择了算法实现的数据结构。对各算法实现的重点、难点加以剖析，文中给出了字宽形取8、16、32位时算法的实现方法，并以算法的8位实现为例给出了各底层算法的8位C语言代码或关键部分代码，并测出字宽形取8时，各底层算法对应程序的执行时间。     

用FFT快速计算分块L—循环Toeplitz矩阵乘积的简化步序

把计算分块Ｌ－循环Ｔｏｅｐｌｉｔｚ矩阵乘积的算法简经为用ＦＦＴ计算的五个步序，比较该算法与直接计算其乘积的算法。结果表明，该算法使运算速度大大提高。     

一种基于伴随式的乘积码迭代译码算法

通过改进传统线性分组码的伴随式译码算法，提出了一种低复杂度的列表译码算法，该算法通过组合线性分组码校验矩阵中权重较小的列向量进行译码并正确计算出各码字元素的软输出信息，应用该算法可以构造乘积码迭代译码器，比较其他同类算法，该算法不仅性能较好，适用码型范围较广，而且可以根据具体情况在译码复杂度和译码性能两者之间做出折衷选择，分析和仿真结果表明，该译码算法在误码性能和译码复杂度方面都优于传统的乘积码失代译码算法，能够有效应用于通信系统中实现纠错，具有很大的实际应用价值。     

WCDMA系统上行扰码算法的优化及其实现

针对WCDMA系统上行扰码中信号处理能力弱的问题,提出一种将1位串行输出电路转化为8位并行输出电路的算法,并与1位串行输出、2位并行输出和4位并行输出在资源面积、处理速度等方面进行比较,数据比较表明8位并行输出电路可以显著提高系统的信号处理能力.通过与文献(王文焕.用FPGA实现WCDMA下行扰码[J].现代电子技术.2002(2):62-63)在硬件及软件仿真两个方面的对比发现,该文算法的处理速度提高到原来的8倍.使用FPGA板实现该算法的硬件电路,且对此电路进行测试,结果表明该电路可以实现预期功能.     

基于模拟退火算法的浮点转定点自动位宽优化工具

开发了一套浮点转定点自动位宽优化软件系统(SATRANS),能够将用户输入的描述目标系统的浮点程序自动转换为位宽可配置的定点程序,并基于模拟退火算法进行自动位宽搜索,以得到满足精度要求的操作数定点位宽组合.同时,以IIR数字滤波器为例对SATRANS进行了实现与验证.结果表明,SATRANS的搜索结果优于传统贪心算法的搜索结果,并能够获得一系列满足精度要求的解,从而使得芯片设计人员能够在精度与复杂度等要素之间加以权衡,并选择一组最合适的位宽组合而用于芯片设计中.选择搜索结果中的面积最优解来配置IIR系统并在Xilinx Virtex 6 FPGA芯片中实现,相对于IEEE浮点单/双精度系统,其性能分别提高了12.4%和62.8%,面积的降幅分别为93.9%和97.9%.
     

基于FPGA的高速、高阶FIR滤波器设计

基于FPGA的查找表LUT结构,提出了一种改进DA算法,在时域实现高速、高阶FIR滤波器,以满足雷达数字脉冲压缩的需要,并在Xilinx公司的VertexIIFPGA上进行了试验验证。     

基于IP协议的FPGA万兆可靠互联通信设计与实现

近年来, 云计算和大数据处理迅猛发展, 现场可编程门阵列(field programmable gate array, FPGA)由于拥有独特的并行处理能力, 已在大数据处理中得到广泛应用. 而通信网络的好坏会直接影响大数据处理的性能, 基于此提出一种基于IP协议的FPGA万兆可靠保序互联通信系统, 基于三指针环形缓冲池以及并行序号管理实现线速万兆数据通信, 利用硬件超时重传机制实现可靠数据通信. 该系统与用户接口采用先进先出(first in first out, FIFO)队列方式, 接口简单; 采用IP协议进行通信, 使得通信协议开销较小, 具有良好的系统扩展性; 实际传输速率可达9.33 Gbit/s.     

基于状态空间的FPGA功能仿真策略

随着FPGA(field programmable gate array)芯片集成度的提高,基于FPGA的复杂系统设计成为数字电路的发展趋势,如何实现复杂电路的功能仿真成为设计者面临的难题。针对不同规模的FPGA设计,划分输入状态空间,提出了遍历性激励与伪随机激励相结合、软硬件协同的功能仿真策略,完成了4位半加器和32位乘法器的功能仿真实例。测试结果表明新的功能仿真策略能够加快仿真速度,尤其是对大规模FPGA设计。     

SAR实时成像系统的快速定点仿真验证技术

SAR实时成像处理系统的定点化优化能够减小系统存储规模、提高系统运算速度,是降低系统功耗、减小系统规模、提高实时性的有效方法.本文以CS成像算法为例,分析并统计了算法的运算量,针对其核心运算--FFT进行了定点化优化,选择基-22FFT算法,设计了合理的定标策略.采用SystemC语言对整个SAR成像系统进行了系统级快速仿真和验证,真实模拟了FPGA系统的实现结果.对16 384×16 384大小的点阵数据和面目标数据采用24 bits的字长进行了成像仿真,仿真结果满足系统指标要求.      

大规模数字显示器的设计方法

本文提出了一种针对大规模数字显示器系统的设计方法,利用了MCS-51单片机及其外围电路和存贮器电路控制。数字显示器的硬件电路结构统一,软件则采用模块化设计。整个系统结构简明,处理功能强,速度高,便于安装调试。     

基于窗结构和巴切奇偶排序的中值滤波器硬件设计与实现

数字电路设计中值滤波器时,面积和速度上的考虑非常重要.面积上要求使用的逻辑资源尽可能少;速度上则要求系统能在较高时钟频率上工作,并用尽可能少的时钟周期完成1帧滤波或进行实时滤波.设计的新型中值滤波器的硬件结构为带2个Buffer的3窗结构,并用奇偶排序网络作为滤波器功能逻辑模块的理论依据,在FPGA平台上进行结构设计,使用ModelSim仿真验证了结果,最后实现了视频图像滤波.实验分析表明,设计的新型结构滤波器不但使用的逻辑资源较少,仅用了741个逻辑单元(LE),而且处理速度达到27 MHz/像素,实现了对视频图像的30帧/s实时处理.设计不仅具有一定的实用性,也为数字图像处理的硬件结构设计思路提供了参考.     

基于FPGA的高速数据采集系统

介绍一种基于高性能FPGA的高速数据采集系统,探讨了高速数据采集、存储和传输的技术难点。该系统采用双通道A／D进行采样,每通道采样频率高达250MHz,使用高性能FPGA芯片进行通道控制、数据处理和接13＇设计,具有功能强大的前端调理电路,可以选择匹配阻抗和耦合方式、具有增益自动调整功能,满足大范围信号的测量要。具有PXI接口,可方便组成测试系统。     

基于 Multisim 8的 RC 一阶电路时间常数的测量

在用示波器进行RC一阶电路时间常数τ的测量时,通常采用时标法测量输入信号脉冲宽度大于5τ情况下的时间常数,而当脉冲宽度小于5τ时,采用时标法比较困难。通过分析RC一阶电路充放电过程,得到τ＝（T/2）/ln（U01/U01）,再利用Multisim8读出U02,U01,进而准确算出电路时间常数τ,从而克服了在脉冲宽度小于5τ的情况下应用时标测量法存在的困难。     

基于FPGA及ADC技术的中频数字接收机平台的设计

以高性能ADC芯片及超大规模可编程门阵列（FPGA）芯片为核心器件，利用其高度的灵活性及强大的处理能力，构建了一套通用的数字信号处理硬件平台，可处理载波频率小于200MHz，带宽小于20MHz的所有中频信号。并通过显示面板驱动七段数码管、发光二极管、按键等常用输入接口器件，极大地提升了平台的可扩展性及可重构性。