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基于FPGA的CRC编码器的实现 总被引:1,自引:1,他引:0
在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法,循环冗余校验CRC(Cyclic Redundancy Check)由于编码简单且有效,是一种最常用的信道编码方法.介绍了CRC编码的原理算法和校验规则,以CRC-4为例,给出了CRC校验码的具体计算过程和使用硬件描述语言VHDL来实现CRC编码的流程图,在程序中实现的是串行移位计算,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,选用Cyclone系列中的EP1C6T144C6器件,完成了CRC编码器的FPGA实现,其实现速度可达397 MHz. 相似文献
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一种并行CRC校验算法的IP设计与实现 总被引:1,自引:0,他引:1
CRC是Cyclic Redundancy Check的简称,即:循环冗余校验。传统CRC编码,由于采用移位寄存器进行串行处理,数据吞吐量已无法适应新的速率要求,所以需要采用并行结构CRC编码器。并行CRC的核心思想就是把一个码块中的数据分成多组,每组数据同时进行处理,最终得到本码块的CRC校验序列。 相似文献
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基于解决Xmodem协议中CRC校验的目的,以经典的LFSR硬件电路为基础,采用了按字节并行运算CRC校验码,以及多字节CRC算法的方法。在Quartus II环境下,通过以VHDL语言仿真试验,得出Xmodem协议中CRC校验,以多字节循环并行CRC算法能够满足高速实时性要求的结论。 相似文献
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针对串行通信过程中常用的CRC校验,在Xilinx ISE 10.1中采用IP核建立RAM,用以存入16位CRC校验余式表中的CRC校验码,采用VHDL语言完成了16位CRC校验查表法的设计。基于Xilinx公司ChipScope Pro Analyzer虚拟逻辑分析仪,对其进行在线逻辑分析,验证了设计的可行性,并在实际应用中得以实现,且表现出良好的稳定性和准确性。 相似文献
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一种并行CRC算法的实现方法 总被引:2,自引:1,他引:1
简要分析了CRC算法的基本原理.在传统串行CRC的实现基础上,介绍了一种快速的CRC并行算法,导出了32位并行CRC码的逻辑关系,推导过程简单.与查表法比较,此并行算法不需要存储大量的余数表,可以减少延迟.同时,这种并行处理方法也适合于其他位宽并行CRC码.最后,利用ISE开发平台和Verilog HDL硬件描述语言进行设计,实现了基于此并行算法的32位并行CRC-32码的编码器,并给出了仿真和综合结果.设计出来的CRC编码器,已经成功应用于以太网的接入系统中. 相似文献
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提出了一种新的超高频射频识别(RFID)标签芯片的数据编解码与循环冗余校验(CRC)计算同步进行的电路结构。该电路采用ISO/IEC 18000.6C标准协议,在数据编解码过程中同步进行串行CRC计算来提高系统数据的处理速度。采用FPGA进行仿真分析。结果表明,该设计方法可实现CRC编解码与RFID数据的编解码同步,即不占用额外的时钟处理CRC计算,从而满足超高频RFID的快速通信要求。所提出的串行CRC电路在SIMC 0.18 μm标准CMOS工艺下进行综合,其面积比并行CRC电路节省31.4%,电路算法更简单。 相似文献
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对JTIDS中的CRC码的仿真及分析 总被引:1,自引:1,他引:0
JTIDS是当前美军的主要战术数据链系统,由于JTIDS采用的是无线网络通信技术和应用协议,因此,在复杂电磁环境下的信息化战场上会受到各种干扰的影响,使接收端收到的信息比特产生误码。为了提高通信的可靠性,JTIDS在信道编码模块利用CRC12生成多项式对225bit数据进行了CRC编译码。给出了CRC编译码的具体算法,分析了CRC校验码的漏检概率。在simulink仿真平台上对JTIDS的CRC(237,225)编译码过程进行了仿真,根据仿真的结果分析了CRC(237,225)的漏检率,说明CRC码具有检错效率高、易于实现的特点。 相似文献