《数字逻辑》课程教学方法研究及探讨

对<数字逻辑>课程中的一些教学方法和问题进行研究及探讨,包括逻辑函数的各种化简方法、时序逻辑电路分析与设计中的公式法与表格法、变量的排列顺序问题等,总结并且提出一些独创的教学方法.     

一个自动编程逻辑门的结构和应用

<正> 逻辑电路分为组合逻辑电路和时序逻辑电路。组合逻辑电路的应用十分广泛。它不仅能独立完成各种功能复杂的逻辑操作,而且也是时序逻辑电路的组成部分。因此,组合逻辑电路的设计是数字技术领域中的一个重要课题。用逻辑门作为最小单元的传统设计     

EDA技术在竞争－冒险现象教学中的应用

在“数字电路”课程的教学中,引入EDA技术,利用EDA工具QuartusII中的原理图设计和时序波形仿真．在课堂上结合电教化教学手段,通过理论基础分析和电路波形仿真结果两个方面的内容,分析组合逻辑电路和时序逻辑电路工作状态转换过程中出现的竞争－冒险现象,探讨研究消除竞争－冒险现象的方法,并进行仿真验证。通过改进课堂教学方法,使学生深入理解数字电路中的竞争－冒险现象,提高教学效果。     

基于数字电路的多功能抢答器

基于数字电路的多功能抢答器能够将数字电路中的门电路及组合逻辑电路、触发器及时序逻辑电路、555定时器等知识点融会贯通,将理论知识进行综合运用,学生对项目设计流程和实现方法进行了体验,培养了学生的实践能力和创新能力.     

时序逻辑电路的分析

在历年数字电子技术考研题目中,时序逻辑电路的分析是要求重点掌握的也是必考的,时序逻辑电路的分析分同步和异步时序电路,因此,本文就同步和异步时序电路分析的题型,列举几个例题,描述出一个完整的解题思路,帮助读者提高对数字电路的解题能力 时序逻辑电路的分析步骤一般有如下几步:     

时序逻辑电路中若干问题的探讨

根据数字逻辑电路设计的经验，对时序逻辑电路部分的一些概念和方法问题提出了看法，并举例作了详细的讨论。     

Logo!编程环境下的数字电路分析方法

通过应用LOGO!编程软件中的基本功能模块和特殊功能模块,实现数字电路逻辑运算以及时间脉冲产生电路和基本时序逻辑电路的仿真,使数字电路的验证直观清晰,方便初学者进行数字电路设计和验证.     

未知时序电路状态图生成算法及状态间路径的递归导出

运用数字系统自动化设计的基本理论和技术，可采用逻辑反向设计法分析未知逻辑电路．本文为分析未知时序逻辑提出一种适合多状态、复杂同步时序电路的数据采集方法，并引入状态网络和基于状态网络的路径导出算法，使时序机数据采集有较理想的时空开销．     

未知时序电路状态图生成算法及状态间路径的递…

运用数字系统自动化设计的基本理论和技术，可采用逻辑反向设计法分析未各逻辑电路，本文为分析未知时序逻辑提出一个适合多状态，复杂同步时序电路的数据采集方法，并引入状态网络和基于状态网络的路径导出算法，使时序时机数据采集有较理想的时空开销。     

虚拟仪器在数字电路中的应用

文章介绍了虚拟仪器的特点及在数字电路的运用,探讨了基于虚拟仪器的数字电子技术中时序逻辑电路的设计。从对常用的时序逻辑逻辑单元等的仿真方法进行介绍,延伸到较复杂的时序逻辑电路的综合应用。利用LabVIEW软件开发出了几个常用的电子类教学实验应用实例,通过实验增加了学生做实验的兴趣,同时也提高了教学质量。     

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。     

基于连续逻辑的多值同步时序电路模块设计

本文对多值时序逻辑电路提出了一种新的设计思想:以连续逻辑中不同的逻辑电平来表示时序机状态集中的不同状态及其他参数集中的不同元素;以电容及其旁路MOS管代替触发器实现信号的暂存和抹除.由于取消了传统的以一个二进制码代表一种状态的方法,使设计过程大大简化,可以使用多值时序电路的通用模块.实现不同的时序函数只需改变模块中某几个接点,所以设计、制造和使用都很方便.     

组合逻辑电路的软错误率自动分析平台

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

基于单边沿触发器的双边沿时序电路设计

从同步时序电路的逻辑功能入手,介绍了基于单边沿触发器的双边沿同步时序电路设计方法,并引出脉冲倍频器,最后给出了基于单边沿触发器设计双边沿时序电路的方法。     

一种用于实现任意基数值时序逻辑的阈值存储电路

本文基于多值时序电路的次态方程和输出方程最小项展开式,提出了一种具有任意值输入、双轨二值输出的阈值存储电路设计方案,它和多值与或门配合,运用Disjoint代数能够设计出任意基数值时序电路.文中通过三值九进制计数器的设计,阐明了任意基数值时序电路的设计方法.     

基于Matlab的时序逻辑电路的实验教学探索

以同步七进制计数器为例,结合Matlab的SimuLink仿真工具箱设计组织了高职《数字电子技术》课程的时序逻辑电路的实验教学内容。通过Matlab仿真技术,让学生形象直观地观察逻辑电路运行时各关键点的波形变化,在加深理解的同时也提高了实验的效果。     

异步时序逻辑电路的分析与设计

异步时序逻辑电路状态的改变必须考虑外部输入信号以及对应存储器的时钟端或控制端有无信号作用,这是分析与设计的一个难点。针对这一难点进行了详细的讨论,通过系统框图给出了分析和设计的一般步骤;总结了分析和设计中对一般问题的解决方法以及应该注意的问题。通过举例验证了该方法的正确性、通用性和快速性。     

基于硬件可编程思想的数字电路教学

可编程逻辑器件的出现,使得传统的数字系统设计方法发生了根本的改变,所以数字电路课程的教学也需要进行改革。本文通过实例介绍了可编程的思想在数字电路理论教学、实验教学以及课程设计中的具体应用,并具体分析了将可编程思想引入数字电路课程教学中的优点。     

基于等价关系的完全确定时序逻辑电路状态化简算法

完全确定时序逻辑电路状态化简是指找到并合并逻辑电路中的等价状态,进而简化电路,提高电路安全性,节约硬件电路成本。电路状态化简的关键是依据等价关系找到电路中的最大状态等价类集合。针对此类问题,提出了一种基于等价关系构建状态转移系统矩阵进行状态化简的算法,并将粒计算理论中的分层粒化思想用于最大等价类集合的求取过程中。在定义输出矩阵和次态矩阵的基础上,根据输出矩阵对原始状态进行初级等价类的划分与标记,可以得到初态标记矩阵和次态标记矩阵,然后构建状态转移系统矩阵。利用等价关系将状态转移系统矩阵中相同的列进行合并,则完成一次对原始状态最大等价类的划分。根据迭代原则,等价类粒子由粗到细,直到分类不再改变时便得到最终的最大状态等价类集合。最后进行状态合并,得到最小化状态表。算法分析表明,该算法简单、准确、有效。