基于CNFET的三值脉冲型移位寄存器设计

通过对碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)多阈值特性和多值逻辑原理的研究,结合移位寄存器设计方法,提出基于CNFET的具有左移右移并入并出功能的三值脉冲型移位寄存器设计方案.该方案首先利用开关信号理论和CNFET特性设计三值D触发器;然后设计三值T运算电路,并实现数据选择器逻辑功能;最后,在此基础上设计基于CNFET的三值脉冲型移位寄存器.经实验验证,所设计的电路输出稳定,具有正确的逻辑功能,且与CMOS低功耗移位寄存器相比,功耗延时积(Power-Delay Product)降低76.7%.     

基于CNFET的三值脉冲式D触发器设计

通过对脉冲式时序电路的研究,利用多值开关信号理论,设计基于碳纳米场效应晶体管的单边沿和双边沿三值脉冲式D触发器.该方案利用CNFET高速低功耗特征,结合多值逻辑电路的开关运算,简化函数表达式,优化电路结构,减少晶体管数量,达到了降低功耗的目的.经过HSPICE仿真结果表明,所设计的三值脉冲式D触发器具有正确的逻辑功能和低功耗特性.     

基于集成门电路的三值无稳态触发器研究

通过对二值无稳态触发器设计原理的重新归纳,本文从三值单稳态触发器的设计出发,提出了基于集成门电路的三值无稳态触发器的设计方案, 并用PSPICE程序进行计算机验证. 结果表明所设计的三值无稳态触发器具有正确的逻辑功能. 本文还进一步提出了三值等宽的三值无稳态触发器的设计方案.     

三值绝热门控串行数值比较器设计

通过对数值比较器、多值逻辑电路和绝热电路工作原理及结构的研究,提出一种新型的三值绝热门控高位先行串行数值比较器设计方案.该方案利用电路三要素理论,分别推导出构成三值绝热门控串行数值比较器的三值绝热文字电路和一位三值绝热数值比较器的元件级函数表达式及相应的电路结构.PSPCIE模拟结果表明,所设计的电路逻辑功能正确,具有绝热电路能量恢复的特点,将其与传统三值CMOS高位先行串行比较器相比,平均节省功耗约90%.     

CMOS三值译码器

本文探讨了在常规CMOS集成电路基础上设计三值逻辑电路的方法。从三值倒相器入手,结合常规CMOS门电路,给出了CMOS三值译码器的设计方案及应用电路。     

基于模拟退火遗传算法的三值FPRM电路功耗优化

在三值FPRM(Fixed-Polarity Reed-Muller)逻辑函数中,n变量函数有3ⁿ个固定极性.针对不同极性下FPRM电路功耗不同的特点,研究了三值FPRM逻辑表达式,提出一种基于模拟退火遗传算法的三值FPRM电路功耗优化方法.首先,根据三值逻辑函数表达式和开关信号传递理论,建立三值FPRM电路功耗估计模型;再利用模拟退火遗传算法对三值FPRM电路进行功耗最佳极性搜索,得到了功耗最低的FPRM电路;最后对13个MCNC Benchmark电路进行仿真.结果表明:与0极性相比,搜索到的最佳极性功耗平均节省了73.98%.     

三输入高性能AND/XOR复合门电路设计

针对现有"与/异或"(AND/XOR)复合门级联设计电路存在功耗大、延时长等不足,提出一种基于晶体管级的三输入AND/XOR复合门电路结构.通过采用多轨结构、缩短传输路径以及混合CMOS逻辑设计方法,克服了原有电路中单一逻辑和单轨结构信号路径长的不足,进而提高了电路性能.在55nm的CMOS技术工艺和PTM多种工艺下,经过HSPICE模拟和Cadence提取版图的后仿真,显示所设计的电路具有正确的逻辑功能,相较于采用门电路级联而成的AND/XOR电路,本电路在不同负载、频率和PVT组合等情况下的延时、功耗和功耗延迟积(PDP)都得到了明显改善.     

基于SMPSO算法的三值FPRM电路延时优化

n输入变量的三值FPRM电路存在3n个不同极性及其对应的函数展开式. 通过对三值列表转换技术以及三值FPRM逻辑表达式的研究, 并结合自适应变异粒子群算法提出一种三值FPRM电路延时优化解决方案. 首先根据三值FPRM逻辑表达式的特征建立延时估计模型; 然后结合三值列表转换技术和SMPSO算法, 对三值FPRM电路延时进行优化; 最后采用PLA格式的MCNC Benchmark电路进行算法测试. 结果表明: SMPSO算法相比于穷尽算法的优化效果更佳, 电路的延时和面积平均节省11.6%和18.6%.     

低功耗CMOS三值四输入全加器设计及其应用

针对传统三值全加器没有充分利用进位的不足,提出一种新型的三值四输入全加器电路结构,并用CMOS设计这种全加器,与传统的三值三输入全加器相比,将原有的输入由3个增加到4个,将原有的进位由二值信号变为三值信号.所提出的三值四输入全加器增加了处理的信息量,提高了进位端的利用率,在较大电路设计中能减少所用加法器模块的数量,并减少所用管子数和降低芯片面积.基于该新型全加器,设计了3个四位三值数串行加法电路.经Hspice模拟,所设计的电路有正确的逻辑功能,与基于传统三值三输入全加器的设计相比,在处理信息量较大的电路设计中具有很好的低功耗特性.     

基于互连线电容耦合的SR锁存电路研究

通过对线间电容耦合模型的研究, 提出了一种基于互连线电容耦合的SR锁存电路设计方案. 该方案首先分析互连线间电容耦合关系, 利用MOS管栅极电容模拟互连线电容; 然后利用电容耦合结构与线计算特性, 设计或非逻辑门电路, 在此基础上实现基于互连线电容耦合的SR锁存电路; 最后在TSMC 65nm Spectre环境下仿真验证. 结果表明 所设计的电路逻辑功能正 确, 且具有低硬件开销特性.     

基于正反馈异或/同或门的低延时混合逻辑加法器设计

针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题, 结合正反馈原理, 提出无阈值损失的低延时正反馈混合逻辑加法器设计方案. 该方案首先分析传输管异或门阈值损失机理, 利用正反馈环电平锁定特性, 设计无阈值损失的正反馈异或/同或门; 然后利用有比逻辑特定晶体管的尺寸差, 以减少正反馈异或/同或门输出延时; 最后融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等的优点, 实现无阈值损失且低延时的混合逻辑加法器. 在TSMC 65nm CMOS工艺下, HSPICE仿真结果表明, 所设计电路与传输门加法器相比延时和功耗延时积分别降低12.75%和10.88%.     

基于RTD可编程逻辑门的数字电路3层网络综合算法

随着集成电路的不断发展,CMOS器件的工艺逐渐达到其物理设计极限,研究新器件和新设计方法成为集成电路继续发展的必经之路. 阈值逻辑门因具有强大的逻辑功能而备受关注,共振隧穿二极管（RTD）因其负阻特性在设计阈值逻辑门时更具优势. 由于阈值逻辑门与二进制神经元模型有相似之处,因此可用神经网络模型实现逻辑函数,从而为电路设计提供新的思路. 对基于RTD可编程逻辑门的3层网络算法中的隐层综合算法进行了改进,提出采用汉明距离最大优先覆盖的方法对真向量进行覆盖,从而提高了真向量的覆盖效率,减少了隐层函数个数,并采用真假向量标记的方法简化了隐层综合算法.提出的算法比原隐层综合算法简单,进一步简化了基于RTD可编程逻辑门实现n变量函数的电路.     

基于多β晶体管的三值全功能触发器及其应用

本文在分析多β晶体管工作原理的基础上,提出了利用多β晶体管结合ECL构成三值开关,并以此为基础设计了三值D型锁存器和三值主从型D触发器．本文还设计了三值全功能触发器,并讨论了三值全功能触发器的逻辑功能及其激励函数,最后应用全功能触发器对时序电路的实例进行了设计,实例设计表明应用该触发器可以简化电路结构,提高电路的工作速度．     

三值移位型计数器设计

在分析二值移位型计数器的设计方法的基础上，利用多值电路的高信息密度，提出了三值移位型计数器的设计，运用该方法可以设计任意进制的三值移位型计数器，并且通过选择最佳设计方案找到最简单的控制逻辑电路。     

四值施密特电路设计

本文分析了四值施密特电路工作过程中的时序特征,导出了相应的特征方程,并利用时序电路的设计方法,提出了两种四值施 特电路的设计方案,基于TTL技术设计的四值施密特电路已用PSPICE模拟证明了具有理想的施密特电路功能,讨论表明四值施密特电路的特征方程及电路的逻辑结构与对二值施密特电路及三值施密特电路讨论的结果相同,由此发现各种基的施密特电路具有共性。