浮点多字节重叠扫描乘法运算方法

在扫描运算的基础上，介绍了一种重叠扫描算法来提高浮点多字节乘法运算的速度。     

一种快速的浮点乘法指令设计方法

为解决TEC-XP16教学机缺少浮点乘法指令的问题,基于TEC-XP16教学机,提出微程序控制器中32位浮点乘法指令的一种快速的设计方法.为解决人工方式将每条汇编指令转换成一条或多条微指令速度慢且容易出错等问题,提出一种能够根据汇编程序自动生成微程序的方法.为解决手工修改控制器ABEL语言源程序速度慢及容易出错等问题,提出一种能够自动修改控制器的ABEL语言源程序的方法.实验结果表明,所设计的32位浮点乘法指令的功能是正确的,平均只需要1.9 s就能根据汇编程序表自动生成微程序表,平均只需0.7 s就能根据微程序表等自动修改并生成控制器ABEL语言源程序,极大提高了浮点乘法指令的设计速度.该方法也可推广到其他复杂指令的设计上.     

基于FPGA自主控制浮点加减乘除控制器设计

为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250MHz,从输入到输出端口最小延时是3.185ns,最大延时是15.336ns,且能够自主完成浮点数乘法运算。     

分离通路浮点乘加器设计与实现

针对传统浮点融合乘加器会增加独立浮点加减法、乘法等运算延迟的缺点,首先设计并实现了一种分离通路浮点乘加器SPFMA,通过分离乘法和加法通路,在保持融合乘加运算延迟6拍延迟不变的情况下,将独立乘法和加法等运算延迟由6拍减为4拍,克服了传统融合乘加器的缺点。然后经专用工艺单元库逻辑综合评估,SPFMA可工作在1.2GHz以上,面积60779.44um²。最后在硬件仿真加速器平台上运行SPEC CPU2000浮点测试课题对其进行性能评估,结果表明所有浮点课题性能均有所提高,最大提高5.25％,平均提高1.61％,证明SPFMA可进一步提高浮点性能。     

基于FPGA的可配置浮点向量乘法单元设计实现

针对目前采用IEEE 754浮点标准设计的FPGA浮点运算器中吞吐率与资源利用率低等问题,提出一种运算精度与运算器数量可配置的并行浮点向量乘法运算单元。通过浮点运算器的指数、尾数位数可配置化设计,提高系统资源利用率,并将流水线技术与并行结构结合,提高数据吞吐率。以EP4CE115型FPGA为测试平台,当配置10组FP14运算器时,系统的逻辑资源占用约为4.2%,峰值吞吐率可达4.5 GFLOPS。结果表明,提出的浮点向量乘法单元有效提高了FPGA资源利用率与运算吞吐率,同时具有高度的可移植性与通用性,适用于FPGA向量乘法运算的加速。     

浮点乘加部件延迟对浮点性能影响的研究

浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟.为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响.以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器平台,对SPEC CPU2000浮点测试课题进行评估.实验结果表明,该延迟优化有利于提高浮点性能,最大提高5.25％,平均提高1.61％.     

一种快速的浮点乘法器结构

一种支持IEEE754浮点标准的全流水结构的浮点乘法器被提出．在该浮点乘法器中，提出一种新型的双路浮点乘法结构．这种结构相比于全规模乘法器，在不增加面积的前提下，缩短乘法树关键路径延迟13．6％，提高了乘法器的执行频率．这种乘法器有3个周期的延迟，每个周期能接收一条单精度或双精度浮点乘法指令．使用FPGA进行验证，并使用标准单元实现．采用0．18μm的静态CMOS工艺，执行频率为384MHz，面积为732902．25μm^2．在相同工艺条件下，将这种结构与其他乘法器结构进行比较，结果表明这种结构是有效的．     

基于改进4—2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

高性能多通道浮点乘加器

随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,本文提出一种改进的多通道浮点乘加器结构。根据对阶时A相对于B×C乘积的位置,将整个处理过程分为四条数据通路,采用不同的数据处理通路,避免了不必要的处理延时。通过对比得出：多通道浮点乘加器无论在速度以及功耗上,都具有一定的优势。     

基于改进4-2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

高效结构的多输入浮点乘法器在FPGA上的实现

传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。     

一种128位高精度浮点乘加部件的研究与实现

高性能高精度的浮点数值处理一直是科学计算追求的目标。为此,本文研究并实现了一种128位浮点乘加融合计算单元。在乘法模块中,使用分块乘法,复用57位乘法模块,减小了数据宽度。采用三输入前导1预期技术,简化了预编码,缩短了预测电路的延时并减小面积。该模块单元使用Verilog语言实现,用Design Compiler进行逻辑综合,在simc0.13μm工艺下频率达202MHz,关键路径延时为4.93μs,面积约为191000门。     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源，提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元，仿真结果验证了设计方案的正确性。     

Z-80算术运算程序(中)

三、二进制乘、除运算程序在这一节中,介绍二进制浮点及定点乘法、除法,用汇编语言编写和经过调试的程序。(一)二进制浮点乘、除运算程序1.乘法运算程序在该程序执行前,要将参加运算之二数分别置入操作区 OPERA 和 OPERB 中,整个程序如图4所示,可概括为四大部分:     

基于ARMv8架构的面向机器翻译的单精度浮点通用矩阵乘法优化

针对使用ARM处理器的移动智能设备执行神经网络推理计算效率不高的问题，提出了一套基于ARMv8架构的单精度浮点通用矩阵乘法（SGEMM）算法优化方案。首先，确定ARMv8架构的处理器执行SGEMM算法的计算效率受限于向量化计算单元使用方案、指令流水线和缓存未命中的发生概率；其次，针对三点导致计算效率受限的原因实现向量指令内联汇编、数据重排和数据预取三条优化技术；最后，根据语音方向的神经网络中常见的三种矩阵模式设计测试实验，实验中使用RK3399硬件平台运行程序。实验结果表示：方阵模式下单核计算速度为10.23 GFLOPS，达到实测浮点峰值的78.2%；在细长矩阵模式下单核计算速度为6.35 GFLOPS，达到实测浮点峰值的48.1%；在连续小矩阵模式下单核计算速度为2.53 GFLOPS，达到实测浮点峰值19.2%。将优化后的SGEMM算法部署到语音识别神经网络程序中，程序的实际语音识别速度取得了显著提高。     

基于快速平方根运算的偏移组合平方运算方法

由快速求平方根算法入手 ,针对其运算的过程 ,从另一个角度 ,即根据其特点提出一种新的平方运算方法 ,进一步加以改进并实现 ,并成功地应用于一些小型控制系统中。本算法使浮点多字节平方的运算的速度比单纯用乘法完成的平方运算大大提高。     

Cortex-M3内核浮点型运算的研究与实现

通过分析Cortex-M3内核的结构与浮点型格式,充分利用Cortex-M3内核中的分支预测、单周期乘法、硬件除法等众多功能强大的特性,使用Thumb-2指令集实现了单精度浮点型的加、减、乘、除与比较运算,并给出了加减法运算的流程图和除法运算的源程序.     

Mali T604 GPU 的二维浮点矩阵运算并行优化方法

基于以三星的 Exynos5250处理器为核心的 Arndale Board 嵌入式开发平台,对集成于处理器上的 Mali T604嵌入式 GPU 的 GPGPU(General-Purpose computation on GPU)技术进行研究,并对不同运算规模的浮点矩阵乘法进行并行加速优化,提供实际测试结果。Linux 操作系统上的实验结果显示,基于 Mali GPU 的并行浮点矩阵乘法方案相对原始串行算法而言,效率显著提高,并且运算规模的增大可以显著提高并行性。     

浮点计算系统的高速乘法及其线路

Ⅰ.前言为了提高浮点计算系统中的运算速度,特别是乘法的运算速度,我们设计了三种特别的高速线路,即检测器、移位器和加法器。在乘法运算时检测器能指出被乘数应移多少位,移位器在一次操作中能把一个字的信息移几位,     

龙芯2号处理器功能部件设计

功能部件是处理器中进行指令运算的核心单元，它的算法及其实现直接影响到处理器的总体性能．介绍了龙芯2号处理器的功能部件，探讨了从算法到物理设计等不同层次的功能部件设计方法．龙芯2号功能部件分为两个定点ALU和两个浮点ALU实现，除实现完整的MIPS定、浮点指令集外，还实现了龙芯2号类MMX自定义多媒体指令集以及定点操作在浮点部件（FPU）中的数据通路复用．龙芯2号浮点部件遵照IEEE754和MIPS相关标准，浮点加法4拍完成，浮点乘法5拍完成，浮点除法4～17拍完成．物理设计支持0．18μm工艺下主频500MHz的标准单元实现，浮点单精度峰值性能达到2GFLOPS．双精度峰值性能达到1GFLOPS．