应用GENESYS设计PLL频率合成器

通过一个单环PLL频率合成器的设计实例,简要介绍了仿真软件GENESYS在PLL设计中的使用方法,并将GENESYS的仿真参数与调试出的最优参数相比较,对偏差产生的原因进行了分析。     

应用GENESYS设计PLL频率合成器

通过一个单环PLL频率合成器的设计实例,简要介绍了仿真软件GENESYS在PLL设计中的使用方法,并将GENESYS的仿真参数与调试出的最优参数相比较,对偏差产生的原因进行了分析.     

一种新型实用的PLL/DDS混合型短波频率合成器

文章介绍一种新型、实用的短波频率合成器。该频率合成器将国外最新的直接数字频率合成器(DDS)技术和传统的锁相环(PLL)技术有机地结合起来,与多环频率合成器相比,具有线路简洁、设计合理、频率转换速度快、可靠性高等优点;而与普通的单环频率合成器相比,具有更高的频率分辨率和更低的相位噪声。文中分析了该频率合成器的工作原理和设计注意事项,提出了具体的实施方案。     

一种新型的PLL/DDS混合型微波频率合成器的研究

本文研究了一种新型的微波频率合成器。该频率合成器将普通的锁相环(PLL)技术和直接数字频率合成器(DDS)有机地结合起来,只需在一般的单环频率合成器的基础上增加少量器件,就可以获得精确的频率分辨率和相当低的相位噪声,性能大大优于单环频率合成器而仅略低于双环,结构却比双环简单,成本也较低。代表了获得高性能价格比频率合成器的发展方向。文中给出了该频率合成器的设计方案和工作原理,并对其相位噪声特性作了分析。最后搭试了一个实验电路,给出了实验结果。     

单片机小数频率合成器

本文提出的两位小数频率合成器由集成锁相环ＣＤ４０４６和单片机８０３１系统组成，具有硬件和软件设计简单，调试方便，输出频率纯度高等优点。     

采用DDS PLL技术实现的L波段频率合成器

直接数字合成(DDS)是近年发展起来的一种新型合成技术,有频率分辨率高,转换时间短,相位噪声低等特点,与锁相合成技术(PLL)配合,可以设计出频带宽、分辨率高的频率合成器。本文介绍了一种DDS PLL的混合结构,实现了一个用于卫星数据采集系统中频发射单元载频源的频率合成器。     

基于FPGA的直接数字频率合成器设计与实现

介绍了直接数字频率合成器的基本组成及设计原理,并对各组成部分进行了理论分析,给出了基于FPGA的具体设计方案及实现方法.仿真结果表明,该设计简单合理,使用灵活方便,具有良好的性价比,可应用于各种数字接收系统.     

基于锁相环技术的频率合成器的研究

针对锁相环技术频率合成器的教学实验演示,采用间接式频率合成技术,结合锁相环技术以及CPLD技术等相关技术,设计了一种新的实用型频率合成器.本文所设计的电路,通过键盘输入,数码管实时显示,方便直观地演示了频率合成器,达到了预期的要求和效果.与以前设计的电路相比较,在性能指标、用于演示的直观性和可操作性方面都有了一定的提高,它不仅可以用于教学实验演示,还可以用作频率源、频率计等.     

采用DDS+PLL技术实现的L波段频率合成器

直接数字合成(DDS)是近年发展起来的一种新型合成技术,有频率分辨率高,转换时间短,相位噪声低等特点,与锁相合成技术(PLL)配合,可以设计出频带宽、分辨率高的频率合成器.本文介绍了一种DDS+PLL的混合结构,实现了一个用于卫星数据采集系统中频发射单元载频源的频率合成器.     

一种数字频率合成器的FPGA实现技术*

直接数字频率合成器(DDS)技术是近四十年来发展起来的基于查找表的频率合成技术。作为信号发生器的一种,数字频率合成器是通信系统的重要组成部分,在很大程度上决定了通信系统的性能。介绍了DDS的基本原理,并实现了一个基于FPGA的DDS设计。通过改变查找表的存储数据灵活地改变输出的波形;根据频率分辨率的要求不同,修改具体波形数据值。其操作简单、频率分辨率较高、全数字化、便于集成,在工程应用上具有很大的使用价值。     

基于DDS+PLL的LFM探地雷达信号产生器设计与实现

介绍了一种宽带线性调频(LFM)雷达信号产生的方法与实现,结合直接数字合成(DDS)+锁相环(PLL)的方式,采用DDS芯片AD9852和集成锁相芯片ADF4360-7完成了设计所需求的宽带线性调频信号。详细说明了该方案设计的构架、各单元电路的设计与实现以及各芯片参数的设定情况。实测结果表明,该频率合成器输出功率>-4 dBm,环路锁定时间为14μs,输出信号相位噪声优于-90 dBc/Hz@1 kHz,输出信号达到了所需指标要求。     

基于MCl45163P的智能锁相频率合成器设计

设计基于MC145163P的智能锁相频率合成器,此系统是在经典频率锁相合成器电路的基础上,加入单片机控制环节,实现频率输出的自动控制、预置频率值、显示频率等功能.对系统的实现作了详细描述,最后对系统作了实验验证及分析.     

用AD9850激励的锁相环频率合成器

提出了一种DDS和PLL相结合的频率合成方案,介绍了DDS芯片AD9850的基本工作原理、性能特点及引脚功能,给出了以AD9850作为参考信号源的锁相环频率合成器实例,并对该频率合成器的硬件电路和软件编程进行了简要说明。     

基于FPGA的DPLL设计与仿真实现

本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。     

锁相环频率合成器的实现及应用

介绍了锁相环频率合成器的构成模型及工作原理;结合其在矿井中频无线通信系统中的应用,提出了用单片机控制实现自动频道选择的方法。锁相环频率合成器的应用使得无线终端可在不同基站之间快速漫游切换,具有频率分辨率高、频率转换时间短、转换时信号相位连续等优点。     

基于ADF4351和FPGA的合成频率源的设计

以数字锁相环ADF4351和Xilinx公司的Spartan-6系FPGA为主要元件设计了一个合成频率源。重点讨论了ADF4351的工作原理、两者之间的SPI通信过程、电路板的设计过程,并给出了关键的控制代码和性能测试结果。该频率源具有结构简单、成本低廉、代码占用资源少、易于维护和升级等特点,在100~700 MHz的宽频范围内可输出SFDR为40 d B左右的稳定波形。     

基于FPGA的直接数字频率合成器的设计和实现

介绍了利用Altera的FPGA器件(ACEXEP1K50)实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。     

基于锁相环倍频的BLDCM速度控制系统设计

介绍一种基于锁相环六倍频速度采集的无刷直流电机(BLDCM)控制系统,以高性能处理器STM32为核心控制元件,采用锁相环倍频技术实现对电机转速的高精度控制.该系统包括处理器、驱动电路、逆变电路、倍频电路和电机,其中倍频电路对三路霍尔信号实现六倍频处理,输出作为系统的速度反馈.经仿真和实际测试,所设计的锁相环六倍频电路,...