考虑NBTI效应的组合电路软错误率计算方法

工艺尺寸的降低导致组合电路对软错误的敏感性越发突出,由负偏置温度不稳定性(NBTI)效应引起的老化现象越发不容忽视.为了准确地评估集成电路在其生命周期不同阶段的软错误率,提出一种考虑NBTI效应的组合电路软错误率计算方法.首先通过对节点输出逻辑进行翻转来模拟故障注入,并搜索考虑扇出重汇聚的敏化路径;再基于单粒子瞬态(SET)脉冲在产生过程中展宽的解析模型对初始SET脉冲进行展宽,使用NBTI模型计算PMOS晶体管阈值电压增量并映射到PTM模型卡;最后使用考虑老化的HSPICE工具测量SET脉冲在门单元中传播时的展宽,并将传播到锁存器的SET脉冲进行软错误率计算.在考虑10年NBTI效应的影响下,与不考虑NBTI效应的软错误率评估方法相比的实验结果表明,该方法能够平均提高15%的软错误率计算准确度.     

增强组合电路脉冲窄化效应的软错误率优化布局方法

为了提高芯片抗辐照性能,提出了一种基于电荷共享效应的组合电路软错误率优化布局方法.首先减少已有quenching单元对间距以增强脉冲窄化效应;然后通过插入和交换操作增加电路中quenching单元对数量,以提高电路发生脉冲窄化效应的概率;最后实现了一个组合电路软错误率优化布局及评估平台,可自动地完成布局及软错误率评估.模拟结果表明,该方法可以减小最终被捕获的脉冲宽度,减少14%~26%的软错误率.     

考虑单粒子多瞬态故障的数字电路失效概率评估

为了准确评估电路的失效概率,提出一种考虑单粒子多瞬态(SEMT)的数字电路失效概率评估方法.该方法通过解析电路门级网表提取SEMT故障位置对;使用双指数电流源模型模拟故障注入,通过SEMT脉冲复合模型将SEMT脉冲转化为复合的SET脉冲并沿数据通路向下游传播;在脉冲传播过程中,使用SEMT脉冲屏蔽模型评估逻辑屏蔽、电气屏蔽与时窗屏蔽效应,使用电路失效概率计算方法得到电路总体失效概率.实验结果表明,与同类方法相比,文中方法计算结果更为精确;与基于统计的蒙特卡罗方法相比,该方法的相对误差仅为2%,能够有效地指导集成电路容错设计.     

组合逻辑电路的软错误率自动分析平台

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.     

基准电路中重汇聚导致的SET脉冲展宽效应

本文采用电路模拟手段对典型基准组合电路中的SET传播特性进行了研究,发现了一类新的导致脉冲展宽效应的机理——扇出重汇聚。根据重汇聚点逻辑门类型和输入脉冲特征的不同,重汇聚可以引发两种类型的脉冲。这两类脉冲具有截然不同的特征,一类脉冲的宽度与原始SET脉冲宽度无关,而另一类脉冲的宽度与原始SET脉冲宽度基本成线性关系,并在原始SET脉冲宽度的基础上存在净的展宽或者压缩。当空间重离子在电路的输入端附近轰击产生一个宽度为200ps的脉冲时,传播到输出端的脉冲宽度可达690ps,被后续时序单元俘获的概率从5%升高到29.5%,整整提高了近6倍。     

DCVSL的SET特性分析

利用SPICE电路模拟研究了DCVSL的SET特性。模拟了单端的SET脉冲在DCVSL中的传播特性,结果表明单端的SET脉冲经过两级DCVSL反相器后就基本被消除了。模拟了在负载和阈值电压不对称的条件下,双端的SET脉冲在DCVSL反相器链中的脉冲展宽效应。结果表明,在最差情况下,DCVSL中的SET脉冲展宽效应比CMOS更明显;在典型情况下,双端的SET脉冲在DCVSL反相器链的传播过程中并没有展宽。     

基于关键路径与改进遗传算法的最佳占空比求解

纳米工艺下,负偏置温度不稳定性(NBTI)成为影响电路老化效应的主导因素.多输入向量控制(M-IVC)是缓解由于NBTI效应引起电路老化的有效方法,而M-IVC的关键是最佳占空比的求解.在充分考虑时序余量的设计与电路实际操作情况下,对电路采用了静态时序分析,精确定位电路中关键路径.对关键路径采用改进的自适应遗传算法求解最佳占空比.实验结果表明:在时序余量为5%时,电路的平均老化率相比现有方案降低了1.49%,平均相对改善率为18.29%.     

考虑工作负载影响的电路老化预测方法

晶体管老化效应已成为影响集成电路可靠性的重要因素.文中基于晶体管老化效应的物理模型,提出一种电路老化分析框架来预测集成电路在其服务生命期内的最大老化.首先计算出在最坏操作情况下电路老化的上限值;随后通过考虑工作负载和电路的逻辑拓扑对老化效应的影响,采用非线性规划求得会导致最大电路老化的最差占空比组合.实验结果表明,与同类方法相比,该老化分析框架对电路老化的预测具有更高的精度,更接近于电路在实际工作条件下的老化情况.     

考虑输入占空比和随机性的M-IVC缓解电路老化

针对现有多输入向量控制(M-IVC)缓解负偏置温度不稳定性(NBTI)引起的电路老化的方法仅考虑到输入信号占空比约束的问题,提出一种同时优化输入信号占空比和随机性的M-IVC方法.首先采用遗传算法求解出电路的最优输入占空比;然后在最优占空比约束下产生具有随机性的各输入信号波形;最后构成多输入控制向量,依次应用到待机模式下电路的输入.采用相同的晶体管工艺模型和ISCAS85基准电路的实验结果表明,与现有M-IVC方法相比,文中方法能更好地缓解电路NBTI老化;可降低电路平均老化时延增量,分别达到45.9%和32.7%;而且随着电路待机时间的增加,该方法的抗老化效果变得越好.     

SER-Tvpack:基于软错误率评估的SRAM型FPGA的装箱算法

为了提高基于SRAM的FPGA(SFPGA)上的容软错误能力,提出了一种基于软错误率(soft error rate,SER)评估的装箱算法SER-Tvpack.通过结合软错误率的两个组成部分错误传播率(error propagation probability,EPP)和节点错误率(node error rate,NER),得到软错误评估标准SER的估算值,并将该值作为可靠性因子加入到代价函数中指导装箱过程,以减少装箱后可编程逻辑块(configuration logic block,CLB)之间互连的软错误率,从而提高设计的可靠性.对20个MCNC基准电路(最大基准电路集)进行实验,结果表明,与基准时序装箱算法T-Vpack及已有的容错装箱算法FTvpack相比较,软故障率分别减少了14.5%和4.11%.而且,与F-Tvpack比较,在仅增加0.04%的面积开销下,减少了2.31%的关键路径的时延,提供了较好的时序性能.     

基于敏感寄存器替换的电路软错误率与开销最优化

随着集成电路的发展,逻辑电路对放射性粒子引起的软错误越来越敏感.现有的电路加固技术通常会带来较大的面积开销.综合考虑电路的软错误率和面积开销,提出一种新的电路加固评估指标FAP,并提出基于贪婪算法的寄存器替换技术,通过将电路的部分敏感寄存器替换为冗余寄存器来免疫电路中的软错误.针对贪婪算法有时不能达到可靠性和开销整体最优的局限,进一步提出可靠性-开销最优的启发式替换算法.实验结果表明,基于贪婪算法的寄存器替换技术只需50%的面积开销就可降低90%的电路软错误率;而可靠性-开销最优的启发式替换算法只需45%左右的面积开销,电路软错误率就降低达90%以上.与其他已有技术相比,电路软错误免疫技术在可靠性和面积开销间达到了更好的折中.     

SET无衰减传播临界脉冲宽度的建模

本文利用SPICE电路模拟手段研究了SET在不同扇出反相器链中的传播。结果发现能够在反相器链中无衰减传播的临界脉冲宽度与反相器的传播延迟之间具有良好的线性关系,并以此为基础提出了一种估计数字电路中无衰减传播临界脉冲宽度的模型。在不同的晶体管尺寸设计、不同工作条件以及不同电路类型下的模拟结果表明,本文提出的模型能够在保证较高估计精度的条件下有效地减小实验代价。     

基于逻辑门类型的老化路径约减算法

随着CMOS集成电路工艺尺寸的不断缩小,电路可靠性问题日益严重,而由NBTI效应引起的电路老化问题尤其突出。由于实际电路大多比较复杂,路径较多,如果对所有路径进行老化预测,工作量会非常大。针对这一实际难题提出了一种基于电路路径中门种类和数目的迭代算法,用来划分和约减电路中不受老化影响电路功能的电路路径。该方法根据路径中每类门的数目和门种类对电路老化的不同影响程度将电路路径进行分类,约减掉不需要预测老化的路径,减少了老化预测的工作量,提高了电路老化预测的效率。     

组合逻辑中软误差的评估和改进措施

本文主要目的是对组合逻辑电路中的软误差发生率进行评估，介绍了评估的各个阶段采用的模型，主要包括：电屏蔽模型、锁存窗口屏蔽模型等。使用这些模型和方法可以计算组合逻辑中软误差的发生率。最后简单介绍了组合逻辑电路软误差的改进措施。     

基于差错传播概率矩阵的时序电路软错误可靠性评估

在深亚微米及纳米级集成电路设计过程中,电路的可靠性评估是非常重要的一个环节.该文提出了一种基于差错传播概率矩阵(Error Propagation Probability Matrix,EPPM)的时序电路软错误可靠性评估方法,即先将逻辑门和触发器在当前时钟周期对差错的传播概率用4种EPPM表示,再利用自定义的矩阵并积运算计算多周期情况下的差错传播概率,最后结合二项分布的特点计算时序电路的可靠度.用ISCAS' 89基准电路为对象进行实验,结果表明所提方法是准确和有效的.     

组合逻辑电路中软错误率的频域分析方法

基于频域的软错误率分析方法可实现快速而精确地分析组合逻辑中软错误的电气屏蔽特性和窗闩屏蔽特性.该方法利用信号和逻辑门的频域特性,计算瞬时错误信号在组合逻辑电路中传播过程.基于频域的分析方法主要分为2个处理步骤:线性系统处理和非线性系统处理.线性系统处理通过电路系统的频率响应来计算输出信号.非线性系统处理瞬时信号的幅度过...     

基于CPLD器件的单稳态脉冲展宽电路

具体介绍了基于CPLD器件设计单稳态窄脉冲展宽电路的详细过程和这种单稳态窄脉冲展宽电路的特点,给出了相应的时序仿真波形,提出了提高展宽脉冲宽度精确度的方法。     

降低寄存器软错误的静态寄存器重分配方法

针对寄存器交换方法在降低寄存器软错误率过程中,未考虑寄存器分配过程对软错误所带来影响的问题,提出一种基于活跃变量对于软错误影响的静态寄存器重分配方法。首先,引入活跃变量权值来评估其对寄存器软错误的影响;然后,提出两条规则,在进行寄存器交换后对活跃变量进行寄存器的重新分配。该方法在更小粒度的活跃变量层次,进一步降低了寄存器软错误率。实验和分析表明,相对于寄存器交换方法,该策略能进一步降低30%的寄存器软错误率,增强了寄存器的可靠性。     

基于RLC模型的互连线时延估算

对VLSI电路中RLC互连线的时延进行了研究,使用改进的一阶模型来近似分布式均匀传输线的传输函数,计算出时域下的阶跃响应并得到简洁的时延计算公式.然后将其应用到具体的RLC互连树中计算源节点到漏节点的时延,其驱动器模型由电阻和电容组成,负载为容性负载.实验结果表明,该模型的计算结果与SPICE仿真结果的误差小于10%,计算量也比基于二阶传输函数的算法大为减少,在计算效率和精度两方面得到较好折衷,可以用于考虑时延效应的优化程序中.     

一种新型的多栅极SET/MOS管混合电路

基于多栅极SET的库仑振荡和相移特性,以及SET和MOS管的互补特性,提出了一种新型的多栅极SET/MOS管混合电路.介绍了该电路的结构和工作原理,并利用SPICE进行了仿真分析.仿真结果表明:提出的新电路可以作为取样电路使用,也可以作为一个基本的算术门用于多值逻辑电路系统.