基于TLK2711的高速串行全双工通信协议研究

针对实时型相机对系统小型化、通用化及数据高速率可靠传输的需求,文中在研究高速串行器/解串器(SerDes)器件TLK2711工作原理的基础上,提出了高速串行全双工通信协议总体设计方案。文章以TLK2711为物理层、FPGA为链路层设计了高速串行全双工通信协议,对协议的实现进行了详细的描述。协议的在定制中力求做到了最简化,为上层用户提供简单的数据接口。试验中通过两块电路板的联调,完成了数据率为2.5Gbps的点对点高速传输,采用发送伪随机码测试,系统工作2小时,所测误码率小于10-12。     

基于FPGA的数字中频接收和恢复系统设计

介绍一种数字中频恢复系统,该系统分为光纤接收单元、FPGA核心单元和QDUC单元。光纤接收单元采用高速串行器／解串器TLK1501,完成高速串行数据的串行转换。FPGA核心单元对数据进行解码、检验、配置TLK1501和AID957。QDUC单元实现基带信号的上变频和D／A转换。测试结果证明,系统具有实时性好、工作稳定、抗干扰性强的优点。     

基于随路时钟恢复的多源数据光纤传输系统

针对数据互联网络中多源高速并行数据实时传输的问题,提出了一种基于随路时钟恢复的多源数据光纤传输系统,详细介绍了其工作原理和设计思想.系统将现场可编程逻辑门阵列(FPGA)内部高速收发器与专用数字锁相环相结合,给出了随路时钟恢复与数据流量控制的具体实现过程.相比于现有的各类高速并行数据传输解决方案,该系统具备可软件定义的数据接入能力,也能支持更加灵活的随路时钟动态范围.同时,通过设计精简合理的帧结构,推导数据位宽与随路时钟之间的约束关系,有效提高了系统传输带宽.测试结果表明,该系统工作稳定可靠,实时传输效果好,时钟恢复精度可达100 fs,扩展了串并转换与并串转换技术的应用领域.     

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据.设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出.该芯片通过0.18 μmCMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW.     

基于FPGA的高速通信系统研究

介绍了以FPGA为核心基于LVDS接口的高速通信系统。系统通过FPGA将并行输入的信号组成特定的串行帧格式,并用LVDS接口发送。电缆驱动器及接收均衡器芯片用于加强系统远距离数据传送的能力,以保证200m同轴电缆的数据传输。系统使用串行同步方式传输,接收端首先通过时钟恢复芯片从串行数据帧中提取同步时钟,然后接收串行数据帧并恢复原信号。系统灵活性强、稳定性高,单路传输逮度高达120Mb／s。     

基于FPGA的双路FC数据合并输出模块设计与实现

针对航空电子系统中多路数据传输的问题,提出了一种基于FPGA的双路FC数据合并输出模块的硬件设计方案。首先,利用高速串行收发器Aurora IP接收由上一级板卡传输而来的两路并行的FC数据;然后,使用乒乓调度来控制数据的平滑输出,并且按照要求调整帧格式;最后,通过Questasim对该模块进行上板调试和仿真验证。验证结果表明,所提设计方案最终实现两路并行输入的FC数据转为一路串行输出,该方案对于航空电子系统间多路数据的高速传输具有一定的借鉴意义。     

一种环路带宽自适应调整的时钟数据恢复电路

针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8~11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。     

4Gbps低功耗并串转换CMOS集成电路

为满足传输数据的高速低功耗的要求,文章设计了一种半速率时钟驱动的二级多路选择开关式的10：1并串转换器。第一级为两个5：1的并行串化器,共用一个多相发生器。多相发生器由五个动态D触发器构成。第二级为一个2：1的并行串化器。采用半速率时钟、多路选择开关结构降低了大部分电路的工作频率,降低了工艺要求,也降低了功耗。通过调整时钟与数据间的相位关系,提高相位裕度,降低了数据抖动。采用1．8V 0．18μm CMOS工艺进行设计。用Hspice仿真器在各种PVT情况下做了仿真,结果表明该转换器在输出4Gbps数据时平均功耗为395μW,抖动18s^-1．     

基于FPGA高速并行采样技术的研究

介绍一种基于四通道ADC的高速交错采样设计方法以及在FPGA平台上的实现。着重阐述四通道高速采样时钟的设计与实现、高速数据的同步接收以及采样数据的校正算法。实验及仿真结果表明,同步数据采集的结构设计和预处理算法,能良好抑制并行ADC输出信号因相位偏移、时钟抖动等造成的失配误差。     

TLK2521的Refclk抖动分析

阐述了参考时钟存在较严重抖动的特定系统应用中TLK2521的性能,描述数据速率不同时PLL带宽变化情况,并据此得出时钟抖动传输特性.给出了在诸如传输线路长度超过36英寸的背板等特定应用中,TLK2521可以承受的时钟抖动容限.     

基于Spartan-6的16路高速串行传输的设计与实现

高速串行传输的设计是FPGA设计的一个重要方面.在串行传输的设计中摒弃了采用FPGA内部逻辑资源实现从而限制了串并转换速度的传统设计方法,SelectIO(TM)接口技术给FPGA实现高速串行传输提供了良好的舞台,本文详细阐述了1:8DDR模式下16路高速串行传输的实现,并通过了16路高速串行传输达到12.8Gbit/...     

用于CDR电路的相位插值选择电路设计

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能.描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现.在SMIC 0.18 μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限.     

基于脉动阵列结构的高速匹配滤波器设计

文章讨论了高速数传系统中匹配滤波器的设计问题。文中给出了FPGA实现中基于DSP搭建的脉动阵列匹配滤波器架构,同时为了提高滤波器的工作时钟频率,对滤波器进行了多相分解,将高速的串行输入数据降速为多路并行数据进行多相滤波,进一步提升了输入数据时钟频率,为实现高速解调提供了保证。     

基于CML的高速数据传输电路设计

针对现代数据传输速度越来越快、数据量越来越大的现状,提出了基于CML数据传输标准的高速数据传输电路的设计。以FPGA为主控制器,协议芯片选用接口标准为CML的内部编码方式为8b/10b编码的TLK1501芯片,以此实现高速数据传输。在FPGA中对时钟信号进行了时序约束实现逻辑控制的修正,解决了因内部时钟占空比失真而导致产生误码的问题。电路经试验验证,具有较高的稳定性和可靠性。     

2.5Gb/s20位收发器和16×16数字交叉点开关

２．５Ｇｂ／ｓ２０位收发器ＴＱ９５２５是一款单片全集成收发器,其数据率为２．５Ｇｂ／ｓ,有２０位ＴＴＬ发射和接收总线以及完全的Ｔｘ时钟产生,Ｒｘ时钟和数据恢复ＰＬＬ其发射部分接收２０位并行数据（在１２５ＭＨｚ）,变换并行数据到串行数据并在双差分ＰＥＣＬ输出发送数据（见图１）。其接收器通过两个可选择输入接收差分ＰＥＣＬ数据,恢复时钟和数据,变换串行数据到并行数据并以１２５ＭＨｚ速率在２０位并行总线上输出数据。在用户控制下,ＴＱ９５２５将检测光纤通道Ｋ２８．５“Ｃｏｍｍａ＋”字符并执行字校正。ＴＱ９…     

大容量弹载数据记录器的设计与实现

提出了一种大容量弹载数据记录器的设计方案,该方案主要完成3路高速图像数据的接收,每个通道的数据带宽为每秒150Mbyte/s,存储容量为128GByte。设计选用Xilinx公司的FPGA作为主控制器,完成对高速数据的接收,缓存和存储。接收单元采用FPGA内部集成的高速串行收发器RocketIO GTP,单个链路的数据接收速率为3.125Gbps;缓存单元采用两片DDR2 SDRAM芯片对接收到的高速数据进行乒乓缓存;存储单元采用32片NAND FLASH构成存储阵列,对缓存后的数据进行存储。同时,该记录器能够对存储的数据进行事后读取并进行分析。     

基于FPGA的八通道高速ADC的时序设计

针对八通道采样器AD9252的高速串行数据接口的特点,提出了一种基于FPGA时序约束的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据,利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求,实现并行数据的正确输出。最后通过功能测试和时序测试,验证了设计的正确性。此方法可适用于高端和低端FPGA,提高了系统设计的灵活性,降低了系统的成本。     

基于动态相位调整算法的高速采样系统设计

高速采样技术在雷达信号处理系统中至关重要。在使用多通道串行输出AD芯片进行采样时,AD芯片输出的时钟信号与串行数据信号在传输的过程中获得了不同程度的延时,导致关键路径的时序要求不能够得到满足。为了解决上述问题,提出了一种自适应动态相位调整算法,动态调整时钟和数据的相位关系使其能够在高速条件下正确匹配;设计了基于ADS6445模数转换芯片和Virtex-5 FPGA芯片的采样系统对算法进行验证,经系统测试该算法成功将时钟变化沿对准了数据窗中心位置,大幅度提高了系统采样的准确性和稳定性。经计算,系统的采样数据有效位达到11位以上,满足雷达信号处理对数据精度的高要求。     

基于FPGA的MADI接口设计

常用的音频传输接口I2S只能传输两路音频信号即左右通道,为了提高单根线路的传输能力,在单根传输线上传输多路音频数据,此设计完成了多通道音频接口的设计,使之能够发送和接收多通道的音频数据。32路的立体声转化成64个通道通过光纤或同轴电缆串行发送出去,与此同时可以接收到64个通道的串行音频数据,转化成32路的立体声。该设计主要采用Xilinx公司的FPGA芯片Spartan3e和接收发送芯片CY7C9689配合完成,由FPGA控制CY7C9689的接收与发送过程。     

利用频域时钟抖动分析加快设计验证过程

随着数据速率的提高．时钟抖动分析的需求也在与日俱增。在高速串行数据链路中．时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率．在时钟性能和系统性能之间建立直接联系。我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响.