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QuartusⅡ软件8.1版Altera公司发布了QuartusⅡ软件8.1版,进一步巩固在CPLD、FPGA和HardCopy ASIC设计性能和效能上的地位。最新版QuartusⅡ软件延续了公司保持高密度FPGA最短编译时间的历史,根据内部基准测试结果,编译时间比任何其他FPGA供应商的开发软件都要快三倍以上。利用     

Altera推出Quartus Ⅱ 4．2

Altera的Quartus Ⅱ 4.2设计软件日前开始正式发售,为FPGA和CPLD提供最佳的性能表现。采用Quartus Ⅱ 4.2软件设计，90-nm Stratix Ⅱ FPGA 比Virtex-4性能平均高出39%，90-nm Cyclone^TM Ⅱ FPGA比Spartan-3性能平均高出60%，MAX Ⅱ CPLD比Cool Runner-Ⅱ性能平均高出50%。     

Altera新设计软件使FPGA和CPLD性能领先

Altera公司宣布Quartus Ⅱ 4．2设计软件正式发售，为FPGA和CPLD提供最佳的性能表现。采用Quartus Ⅱ 4．2软件设计FPGA和CPLD，器件性能比以往提高30％～50％。     

数字Costas环的matlab仿真及其FPGA实现

基于锁相环的模型,研究了数字Costas环的结构和性能．首先介绍了Costas环的基本原理及数学模型,其次使用matlab编程的方法实现了软件上的仿真,最后在QuartusⅡ＋ModelSim环境中用VHDL语言实现了该算法．仿真和实验结果表明,该Costas环路具有十分优良的性能．     

FIR的FPGA实现及其QuartusⅡ与MATLAB仿真

利用Altera公司的Stratix系列芯片内部的ROM实现了一种基于查找表结构的有限冲击响应(FIR)数字滤波器,从而将卷积运算变换成一种查表后的加法运算,提高了运算速度,节省了逻辑单元;并且利用Altera公司的FPGA开发软件QuartusⅡ与MathWorks公司的MATLAB软件实现电子设计自动化(EDA)应用中的联合仿真,从而提高了现场可编程门阵列(FPGA)设计的效率,使得QuartusⅡ的波形仿真功能更加强大;利用最新版本的QuartusⅡ3.0还可以将波形文件转换成Testbench文件导入到专业仿真软件例如ModelSim中进行仿真.     

提供时序分析仪并支持高密度设计的FPGA开发工具 为高密度90nm设计提供完整的速率等级，为低成本90nm设计提供三种速率等级

6．0版的Quartus Ⅱ软件包括了时序分析工具TimeQuest时序分析仪，为Synopsys设计约束（SDC）时序格式提供全面支持，能够更迅速的实现时序逼近。新版本软件还包括扩展的团队设计功能，能够有效管理高密度设计团队之间的协作。Quartus Ⅱ软件为设计人员的高密度90nm设计提供完整的速率等级，为低成本90nm设计提供三种速率等级。     

基于QuartusⅡ的十字路口交通灯控制电路设计与仿真实现

本文以QuartusⅡ软件为开发环境,采用原理图与图表模块输入法,设计十字路口交通灯控制电路,并仿真实现数字系统功能。     

基于OuartusⅡ十字路口交通灯控制电路设计与仿真实现

本文以QuartusⅡ软件为开发环境,采用原理图与图表模块输入法,设计十字路口交通灯控制电路,并仿真实现数字系统功能。     

一种新型的基于FPGA的HDB3编解码器

提出了一种新型的基于FPGA的HDB3编解码器设计方案,实现了硬件电路设计和软件仿真.仿真是通过在QuartusⅡ7.2开发环境的Cyclone Ⅱ系列EP2C35F672C8芯片来实现的.     

DSP Builder在通信类课程设计中的应用

针对通信类课程设计中使用QuartusⅡ进行设计的传统手段中实现算法的不灵活性,本文引入了DSP Builder软件与Quartus Ⅱ联合设计的方法.文章中介绍了DSP Builder软件工具的特点,设计流程以及在实践教学中的作用.本文以伪随机交织器的设计流程为例,说明了这种联合设计的方法的优越性,为通信工程类的课程设计提供了一个更为便捷和高效的设计途径.     

Altera发布具有突破性体系的Stratix Ⅱ系列FPGA

业界第一款高效率大容量系列的自适应FPGA体系。4．0版Quartus Ⅱ软件为大容量FPGA设计提供了最先进的技术。实现全新的应用。     

可编程器件

上电即行的单芯片FPGA解决方案；用于1GHz以上的高速系统开发平台；实现控制器局域网的FPGA；带有嵌入式收发器的Stratix Ⅱ GXFPGA；支持Stratix Ⅱ GX系列的Quartus Ⅱ软件5．1；全面支持QuickLogic的超低功耗FPGA     

基于FPGA LPM多功能信号发生器设计

以FPGA芯片为载体,通过QuartusⅡ的LPM_ROM模块和VHDL语言为核心设计一个多功能信号发生器,根据输入信号的选择可以输出递增锯齿波、递减锯齿波、三角波、阶梯波和方波等5种信号,通过QuartusⅡ软件进行波形仿真、定时分析,仿真正确后,利用实验板提供的资源,下载到芯片中实现预定功能。     

DDS技术实现可调信号发生器

介绍采用DDS技术、FPGA芯片和D/A转换器,设计一个频率、相位可控的多种输出波形信号发生器。基于QuartusⅡ软件设计实现,并下载至FPGA器件,使用SignalTapⅡ嵌入式逻辑分析仪进行实时测试。经过软件仿真和电路测试,输出波形达到了技术要求,能够满足多种试验的需要,且性能稳定,使用灵活,节约试验成本。     

Altera交付14.0版QuartusII软件,其编译时间缩短了四倍

正Altera公司近日发布Quartus II软件14.0版——FPGA业界性能和效能首屈一指的软件。Altera的这一最新版软件编译时间比竞争设计工具套装平均快出2倍,保持了FPGA和SoC设计的软件领先优势。Quartus II软件14.0版支持用户更高效的迅速实现FPGA和SoC设计。最新版包括新的快速重新编译特性,对设计     

一种基于FPGA的WCDMA下行扰码发生器的设计与实现

基于WCDMA系统的扰码的特点提出一种WCDMA下行扰码发生器的设计方案。在QuartusⅡ8.0软件平台上,用Verilog语言进行了实现,并对其进行了编译、功能仿真和时序仿真。用QuartusⅡ8.0软件生成R TL门级电路,将实际生成电路与理论设计电路进行比较,并配置到可编程逻辑器件EP1K30TC144-3进行验证,测试结果表明该设计的正确性与有效性。     

一种低功耗异步FIFO存储器的设计

针对传统异步FIFO功耗较高的缺点,设计一种低功耗异步FIFO存储器。通过采用对异步读写指针的前两个状态位直接比较的方法,减少格雷码向二进制转换的电路,并增加门控时钟电路,从而大大降低了存储器的动态功耗。通过软件QuartusⅡ7.2对其进行功耗估算,功耗降低了8%。用ModelSim SE 6.1b进行仿真,验证了设计功能的正确性。     

Q-Coder算术编码器的VHDL实现

现介绍了一种适合于硬件实现的二进制算术编码器Q-Coder，并使用VHDL语言实现了该算法。在Acfive-HDL软件中进行了功能仿真，并在Quartus Ⅱ软件中完成了综合以及后仿真。综合得到的最高时钟频率为36．3MHz。     

基于FPGA的UART设计与实现

介绍了应用现场可编程门阵列（FPGA）设计和实现通用异步收发器UART的方法。采用有限状态机模型形式化描述了UART的功能,在此基础上用硬件描述语言VHDL编程实现了UART,并使用QuartusⅡ软件中的嵌入式逻辑分析仪SignalTapⅡ对数据传输进行了检测,验证了设计的正确性。     

基于DSP Builder的DDS信号源设计

在DDS原理的基础上详细阐述了应用Altera公司推出的DSP Builder和QuartusⅡ软件,采用FPGA实现产生正弦波、三角波和方波的多波形信号源的设计,经验证此设计可行、有效。