TOF测量系统读出电子学时钟插件设计

介绍了中国科学院近代物理研究所反应显微成像谱仪和重离子加速器冷却储存环内靶实验中,测量粒子飞行时间读出电子学的时钟插件。两个时钟插件分别集成于3UPXI插件和6UPXI插件上,利用高精度的时钟源和时钟扇出芯片为飞行时间读出电子学系统提供高精度的系统时钟,其抖动分别小于11ps(RMS)和12ps(RMS),满足设计要求。     

4πβ(LSC)-γ放射性活度数字符合平台同步系统设计

介绍了为4πβ(LSC)-γ放射性活度国家基准测量数字符合平台(Digital Coincidence Platform,DCP)数据采集提供高精度时钟与同步测试信号源的实现方法。采用了基于PLL+DDS技术的电路设计方案,提供了系统需要的时钟及正弦波测试信号源。设计基于PXI机箱,通过ALTERA公司的IP软核PCI_CORE进行各板卡间的通信。     

基于VME总线的高精度信号发生器的设计

北京谱仪(BESⅢ)的飞行时间读出电子学(TOF)对于时间信号的测量具有非常高的要求,需要对TOF时间测量电路进行严格的测试。本文介绍了用于该测试的高精度信号发生器的实现方案,该电路能够产生抖动(Jitter)小于23．623ps的脉冲信号和抖动小于12．265ps的40．000MHz时钟信号。同时,对设计中使用的关键性技术一高速高精度时钟电路和脉冲产生电路的设计进行了分析。     

基于VXI总线的时钟发生器

介绍了一个基于ＶＸＩ总线的通用时钟发生器,它能产生高精度,可精细调节的时钟信号。     

上海光源线站ps精度定时系统设计

为满足上海光源线站工程ps时间分辨科学研究需求,设计了ps精度定时系统。定时系统采用事件定时原理产生与射频时钟信号共相位的时钟信号、光纤传输网络用于时钟信号传输,并在EPICS软件控制架构下,产生高精度可控时钟同步信号序列,根据不同的同步控制需求,为激光器、探测器等被同步设备提供触发信号。研究结果表明:定时系统的硬件同步触发抖动为3.360 ps、延迟步长精度为3.703 ps,可实现10 ps时间分辨实验的同步控制。     

利用VCXO进行频率跟随实现高精度时钟同步的方法研究

讲述了时钟同步协议的原理,分析了影响同步精度的因素.首先借鉴广泛使用的IEEE1588同步协议结并合分布式数据采集系统的结构特点,利用微控制器的内置计数器实现了对数据通信协议包的收发时刻的准确计时,实现了高精度的硬件时间打戳,使时钟的同步精度达到了1 μs.在此基础上又进一步将跟随的从设备的时钟源由传统的固定频率的晶体...     

适用于SSRF的高性能频率合成源设计与实现

主信号源是高频数字化低电平控制系统(Low Level Radio Frequency,LLRF)的重要组成部分,它不仅用于产生高稳定度的参考信号,还用于产生控制系统所需的高精度工作时钟,其性能是高频系统性能的重要保障。本文以上海同步辐射光源(Shanghai Synchrotron Radiation Facility,SSRF)的主信号源作为研究对象,通过采用锁相环技术和直接模拟合成技术实现了500 MHz的单频信号源。实验测试结果显示:两种技术分别实现了-125 dBc/Hz@1 kHz和-132 d Bc/Hz@1 k Hz的相位噪声,均满足上海光源高频系统对信号源的性能要求。     

一种基于FPGA的高精度单周期TDC设计

设计了一种基于FPGA的高精度TDC,通过延迟链插值和多沿采样等方法,达到与全定制专用集成电路相同的时间精度,实测结果好于9 ps.采用多路选择器阵列和加法器构造的编码器将转换死时间降低到1个时钟周期.设计还使用了自校准的机制,增加了可移植性,可广泛应用于粒子飞行时间探测、核医学影像等领域.     

基于MSP430单片机的便携式γ个人剂量仪设计与实现

本文设计实现了一台基于MSP430单片机的便携式γ个人辐射剂量仪。系统以MSP430为核心,集成M4011盖革-米勒计数管,PCF8563低功耗高精度时钟芯片;采用2.4寸OLED显示模块实现测量数据和时间的显示;两节3.7V 2300m Ah可充电锂电池为整个系统持续供电并通过直流升压电路为计数管提供正常工作的高压;MSP430内部Flash能将测得数据及对应时间进行实时存储,供后续调用和处理。系统程序设计采用低功耗模式,当信号到来时激活CPU并处理数据。该设计充分利用了MSP430系列单片机的低电压、超低功耗特性,实现了剂量仪的长时间稳定工作,满足个人剂量仪体积小、便于携带、低功耗高精度、实时显示的需求。     

基于FPGA的多cell腔的场平坦度控制

在多cell腔的场平坦度控制处理中,最重要的算法为除法运算,而传统整数除法算法采用多次相减和移位的方法来实现,其算法存在以下缺点:相减运算消耗大量时钟即"吃时钟"、每完成一次算法所需时钟周期不固定以及此算法在实际工程中不能有效工作。针对传统整数除法器的弊端,提出一种基于现场可编程门阵列(Field-Programmable Gate Array,FPGA)的循环型不可恢复除法器。设计的循环型不可恢复除法器通过改善程序结构和优化时序,实现除法运算速度的提高和固定运算所需时钟周期的目的。此算法通过Quartus II编译和综合,以及仿真工具Model Sim的仿真验证,达到预期功能效果,同时在上海光源增强器高频数字低电平控制器中被采用,实现场平坦度稳定度在±1.3%以内,完成每次运算所需35个时钟周期,优于设计指标。