集成电路动态老化新技术的实施

在集成电路的可靠性评估试验中,动态老化项目是最重要的试验之一。文章提出了利用新技术对集成电路进行动态老化测试的全新方法,该新方法可以对老化线路板的关键电路信息和老化环境进行多路全面测试的监控,全面提高监控范围,及时发现老化过程中的工作异常,并减少人工,提高评估试验的可靠性,和其他方法相比有独特的优势。文中在技术上就集成电路具体实施动态老化试验过程中的技术细节和功能的实现进行探讨,分析和介绍老化技术中老化信号的生成和加载方法以及实时监控、数据采集方案。     

VLSI老化筛选试验技术的挑战

通过对集成电路老化试验技术的研究,指出了VLSI老化筛选试验技术仍然是集成电路产品质量和可靠性保障的重要手段。但是随着集成电路技术的飞速发展,老化技术面临许多有待解决的技术问题,从VLSI产品质量和可靠性保障的角度出发,急需制定可操作的VLSI老化试验技术规范。     

微波器件射频动态老化系统

在微波器件应用领域不断扩展的趋势下,对微波器件可靠性的要求也在日益提升。在评估微波器件的可靠性时,射频动态老化试验是非常重要的一个试验。试验系统的实用性、经济型和可靠性对评估的准确性和安全性有着直接的影响。文章将微波混频器作为研究对象,搭建了射频动态老化系统,提高了电路系统的稳定性。实践证明,利用此系统可以更好地完成微波器件的老化过程,相较于静态老化系统有了显著的改进和提升。     

集成电路电功率老化筛选试验研究

介绍半导体元器件的早期失效现象和电功率老化筛选试验的设备与技术条件，对集成电路如何在ELEA－1超大规模集成电路高温动态老化系统上进行电功率老化试验进行了系统的研究，并采取一些相关措施来完善此项试验，最后指出该项试验中存在的问题。     

基于FPGA的可键盘控制计数电路的设计与实现

介绍一种基于FPGA(Field Programmable Gate Array)现场可编程门阵列的可键盘控制的计数,显示电路的实现方法。应用VHDL语言(高速集成电路硬件描述语言)完成了3×4矩阵开关的扫描电路,可预置数的BCD码计数电路及4位数码管动态扫描电路的描述。通过原理图输入方式完成了系统功能的设计。电路结构简单,便于扩展,可靠性高,且可移植性强,容易实现。该电路已成功应用于测试某脉冲电容质量试验的控制电路中。     

基于DSP的FPGA动态配置技术

随着嵌入式系统设计的复杂化和功能的多样化,如何实现基于FPGA结构的系统动态配置十分重要。本文介绍了FPGA配置过程、配置模式、配置数据流格式等问题,同时介绍通过DSP实现对FPGA的动态配置的设计与接口电路实现。     

基于PLL-VCO的纳米级高准确性老化监测电路研究

随着集成电路制造工艺不断向纳米尺度推进,老化效应严重影响电路的可靠性和使用寿命,抗老化设计已经成为纳米级CMOS电路的研究热点。如何有效地监测与量化电路老化,是纳米级CMOS电路抗老化设计的前提。本文通过对电路老化原理和频率退化机制的研究,提出一种基于锁相环和压控振荡器(phase-locked loop and voltage-controlled oscillator, PLL-VCO)的全数字老化监测电路老化方案。该方案利用PLL电路输出频率仅受外部输入时钟控制的特点,消除监测电路自身老化的影响;然后,在TSMC 65nm CMOS工艺下实现PLL-VCO老化监测电路,面积为303.28×298.94μm2。实验结果表明,PLL-VCO监测器测试准确性对高温和高压老化分别提高2.4%和18.7%。     

基于JTAG的计算机硬件实验系统的设计与实现

介绍了一种利用自建JTAG边界扫描结构、基于FPGA实现的计算机硬件实验教学系统。针对系统中计算机与FPGA内实验电路的信息交换以及对实验电路的运行控制两个关键点进行了研究,将边界扫描测试协议作为信息传递手段实现了计算机与FPGA内部实验电路以及运行控制器之间的数据通信。设计了自建JTAG边界扫描结构,并设计了相对通用的运行控制器以实现对不同计算机硬件课程不同实验电路的运行控制。设计以STM32作为主控芯片的USB和JTAG协议之间的协议转换器,用以连接计算机和FPGA中的自建JTAG边界扫描结构。以16位微程序控制的微处理器作为目标实验电路,在AlteraDE2-115教育开发板上对该系统进行了实现和验证。试验表明,该系统在可靠性、稳定性等方面均能满足高校计算机硬件实验的需求。     

基于LVDS的高可靠性数据传输设计

针对高速长线数据传输中可靠性低的问题,提出了一种均衡可靠性和高速传输的设计.设计中以LVDS作为传输高速接口,FPGA作为逻辑控制芯片,在硬件电路上加入均衡电路和软件程序上采用正反差错编码方式两方面提高传输可靠性.对总体设计方案和各电路模块进行了详细介绍和分析,以及对程序的实现进行了描述.最后给出了设计的试验结果,验证了本设计的传输可靠性.     

埋入电容式多层印制板的研制

研究埋入电容多层板的制作工艺。通过试验验证电容容值与电容设计方法的关系,多层板生产流程中层压、热风整平工序对电容容值的影响;通过热冲击试验、老化试验等试验验证了埋入电容的容值在环境试验中的稳定性。通过一系列试验验证了埋入电容具有高温稳定性,可以在多层板内实现多个埋置电容层。可靠性试验证明埋置电容具有很好的稳定性和很高的可靠性。     

基于FPGA的集成电路测试系统设计探讨

随着集成电路的功能以及各种参数的大量增加,要想保证电路的可靠性,就必须重视集成电路的测试功能,在传统的测试过程中,对集成电路的测试是依靠有经验的测试人员使用信号发生器、万用表和示波器等仪器来进行测试的.这种测试方法测试效率低,无法实现大规模大批量的测试.为此,本文分析了基于FPGA集成电路测试系统的优越性,并选取某集成电路的老化测试系统设计为例进行重点探讨.     

提高DIP测试插座装夹方式的可靠性研究

为了解决检测单位对于多品种、大批量DIP集成电路在测试时,测试插座导电弹片与器件管脚接触的可靠性问题,本文通过对老炼测试插座的分析,结合其在实际使用中的问题,提出了一种新型插座结构。     

Circuit design of a novel FPGA chip FDP2008

A novel FPGA chip FDP2008 (Fudan Programmable Logic) has been designed and implemented with the SMIC 0.18μm CMOS logic 1P6M process. The new design method means that the configurable logic block can be configured as distributed RAM and a shift register. A universal programmable routing circuit is also presented; by adopting offset lines, complementary hanged end-lines and MUX + Buffer routing switches, the whole FPGA chip is highly repeatable, and the signal delay is uniform and predictable over the total chip. A standard configuration interface SPI is added in the configuration circuit, and a group of highly sensitive amplifiers is used to magnify the read back data. FDP2008 contains 20 × 30 logic TILEs, 200 programmable IOBs and 10 × 4 kbit dual port block RAMs. The hardware software cooperation test shows that FDP2008 works correctly and efficiently.     

FPGA芯片最少配置的图论方法研究

国内外对于FPGA芯片最少配置的研究基本上是采取一种自底向上的方法。由于图论在电路分析中有着广泛的应用,因此,本文将图论的思想应用在FPGA最少配置的研究中,即将其内部的门单元看作图论中的点,将它们之间的连线看作图论中的线,采用了一种自顶向下的方法研究了CLB和IOB所需的最少配置次数。经过图论建模和图论的遍历分析,对于XC4000系列FPGA,得到CLB的最少配置次数为5次,IOB的最少配置次数为3次的结论。     

Graph theory for FPGA minimum configurations

A traditional bottom-up modeling method for minimum configuration numbers is adopted for the study of FPGA minimum configurations.This method is limited if a large number of LUTs and multiplexers are presented. Since graph theory has been extensively applied to circuit analysis and test,this paper focuses on the modeling FPGA configurations.In our study,an internal logic block and interconnections of an FPGA are considered as a vertex and an edge connecting two vertices in the graph,respectively.A top-down modeling method is proposed in the paper to achieve minimum configuration numbers for CLB and IOB.Based on the proposed modeling approach and exhaustive analysis,the minimum configuration numbers for CLB and IOB are five and three,respectively.     

基于FPGA的SDR FM接收机的设计

针对模拟元件制做的传统接收机的相关设备由于工作频率较高导致对元件参数要求高,电路布局布线困难等问题,提出一种利用FPGA芯片作为接收机的重要组成部分,结合简单外围硬件电路共同组成接收机的新方法。通过FPGA的差分I/O引脚完成接收机的模数转换功能,在集成设计环境Vivado中通过调用IP核的方法实现数字下变频和信号解调等功能。实验结果表明,该系统具有成本低、响应快、可靠性高的特点。     

一种Xilinx FPGA有效配置位保护方法

机载电子设备中广泛采用的静态随机存储器(Static Random Access Memory,SRAM)型现场可编程门阵列(Field Programmable Gate Array,FPGA)易受到大气中子辐射的影响而发生单粒子翻转.为了提高抗干扰能力,针对SRAM型FP GA需要进行抗单粒子翻转防护,提出了一种X...     

Analytical Techniques for Soft Error Rate Modeling and Mitigation of FPGA-Based Designs

Radiation-induced soft errors are the major reliability threat for digital VLSI systems. In particular, field-programmable gate-array (FPGA)-based designs are more susceptible to soft errors compared to application-specific integrated circuit implementations, since soft errors in configuration bits of FPGAs result in permanent errors in the mapped design. In this paper, we present an analytical approach to estimate the soft error rate of designs mapped into FPGAs. Experimental results show that this technique is orders of magnitude faster than the fault injection method while more than 96% accurate. We also present a highly reliable and low-cost soft error mitigation technique which can significantly improve the availability of FPGA-mapped designs. Experimental results show that, using this technique, the availability of an FPGA mapped design can be increased to more than 99.99%.